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FPGA ‘for’ 循环

于 2022-06-19 发布 文件大小:4.18 MB
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代码说明:

Verilog 语言编写的for循环,用来验证在FPGA中是否能想在C中那样编写for循环,结果证明虽然仿真可以得到正确的结果,但是在真正的工程中进行编译时耗时24小时都没完成,所以选择其他的方法进行循环操作,毕竟FPGA是并行的,而C中是串行的思想。

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  • hls_bluebook
    非常好的catapult学习书, catabult 可用于高级综合,由c产生vhdl/verilog(very nice book for catabult study)
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