4 位超前进位加法器的设计

FPGA时钟显示程序，可以按照正常的时间，频率可调，数码管显示00-00-00，中间的-可改。只要采用嵌套的循环结构实现

用FPGA verilog hdl模拟类I2C通信

说明：  win10的xilinx usb驱动，较新版本(Xilinx USB driver for win10, newer version)

用verilog编程的TCON模块（时序控制器）的程序(Verilog programming module with TCON (timing controller) program)

此源代码是一个CPU 16位核心LC3-b的全部设计。它由一个小模块和一个将小模块连接成一个完整块的顶部模块组成。还有一个testbench文件来检查设计是否正确运行

管道 CPU 与 5 阶段： 如果、 ID EX MEM，WB。每个模块都有一台试验。它包含一个整个的 ISE 项目。您可以直接运行它。ROM 模块已预先存储指令作为一个实例。

LDPC QC-LDPC 基于FPGA的QC-LDPC实现 论文(LDPC QC-LDPC FPGA-based QC-LDPC detailed implementation steps Thesis)

说明：  采用Verilog编写AD9467配置文件(Using Verilog to write ad9467 configuration file)

说明：  APPCM算法和AD/DA芯片驱动在CPLD中的实现，已在实际硬件中测试OK，quartus2环境(APPCM algorithm and AD/DA chip in the drive to achieve in the CPLD has been tested in actual hardware OK, quartus2 environment)

说明：  美光MT25Q系列NOR Flash测试模型(Micron MT25Q Series NOR Flash Test Model)