Verilog 按键消抖程序

忆阻器的SPICE建模模型说明及仿真结果说明(Memristor SPICE modeling and simulation results show that the model describes)

OpenRISC 1200 cpu with integrated patches to support ORPSOC and FuseSOC builders

基于DDS的正弦波信号发生器，Quartus工程，输出频率根据clk确定，一个周期内采样256个点，输出精度为8位，未添加滤波器模块

基于VHDL实现加扰器解扰器的设计，与仿真。(VHDL-based scrambler descrambler design and simulation.)

FPGA 与ad70676之间用并口通信 八个通道采集到的电压用串口打印出来(Parallel communication between FPGA and ad70676, the voltage collected by eight channels is printed out with serial port)

本程序是在AWGN下的LDPC码的仿真程序，本程序优点是译码效率高，速率很快，可以仿帧数很大的图。(the decoder for LDPC under the AWGN channel)

fifo的IP的调用在我们的项目中能够缩短设计周期，省去了编写代码的复杂过程，也省去了调试程序的复杂程度和代码的复杂程度。这个小小的简单的fifo的IP核的调用能够让大家更清晰明了的理解fifo的工作原理和IP核调用的方法。

说明：  一本很经典的IC设计中文入门书籍，由任艳颖，王彬编著，翻印几百万册(A very classic introduction to Chinese in IC design book, compiled by Ren Yanying and Wang Bin, reprinted millions of copies)

篮球24s计时。计时器递减计数到零时，数码显示器显示‘0’并停止，同时发出报警信号(basketball 24 seconds)

它是为使用多个波纹的常规结构的 16 位进行选择加法器 verilog 代码执行加法器和多路复用器