FPGA的DDS发生器

emmc控制芯片CMD命令线主机接口模块,(emmc control chip CMD command line host interface module)

本文件介绍的是用VerilogHDL语言设计分频器和32位计数器.(This paper presents the design using Verilog HDL language Frequency Divider and 32 counters.)

FPGA 帧同步源代码 调试无错误 ALTERA 平台(Frame synchronization FPGA)

迫零-串行干扰删除检测的程序，包括16QAM和QPSK(Zero forcing- Interference Cancellation detection procedures, including 16QAM and QPSK)

学习verilog中常见的编程方法和例子。欢迎大家下载、试用。谢谢大家的支持！

jesd204b接收部分程序和带仿真历程(Jesd204b receiving part program and simulation process)

此是进行循环冗余效验的Verilog编码，适合多种标准，如CRC16(this Cyclic Redundancy is well-tested Verilog code for a variety of criteria, such as CYXLIC REDUNDANCY)

应用背景输入向量并行内置自测试（BIST）监测在电路正常运行时执行测试方案不需要设置一个需要设置的电路线来进行测试。这些计划是基于硬件开销和并发测试潜伏期（CTL），即为测试所需的时间完成，而电路工作正常。在这个简短的，我们提出一种新的输入矢量并行BIST方案监测，以在监视一组（称为窗口）的向量的想法电路的输入，在正常操作期间，和一个静态的ramlike使用结构存储的相对位置的载体，达到在检查窗口的电路的输入，所提出的方案显示表现明显优于先前提出的计划相对于硬件开销和CTL的权衡。关键技术内置自测试（BIST）技术构成的一类方案这将提供高性能测试的性能故障覆盖，而同时，他们放松的依赖昂贵的外部测试设备。因此，它们构成一个有吸引力的解决方案的问题，测试超大规模集成电路设备[ 1 ]。BIST技术通常分为离线和在线。离线结构在正常模式下操作（在这期间内电路是空闲的）或测试模式。在测试过程中，所产生的输入通过一个测试生成模块被施加到电路的输入在测试（削减）和响应被捕获到一个响应验证者（RV）。因此，进行测试，正常运行削减是停顿，因此，该系统的性能在该电路被包括，被降解。

本控制器与博世参考模型测试

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