数字信号处理的FPGA实现代码

节约资源型 8位*8位 运算VHDL代码，采用串行运算，8 个时钟周期完成一次运算。QUARTUS下已验证(resource conservation-8* 8 Operational VHDL code, using serial computation. 8 clock cycles to complete an operation. QUARTUS has been under test)

FPGA设计中的时序分析及异步设计注意事项 (FPGA design timing analysis and design considerations for asynchronous)

Program for Code Gerneration

This is the update firmware for CVFX-C02, 7" motorized touch screen car dvd player gps

本模块适合所有红外接收端，使用时请注意修改地址码，要接收的就是识别用户码，代码里有标注，谢谢大家的支持！

使用Verilog编写代码，实现集成芯片MT89L80的功能，代码配置ram后可以直接使用，完成256x256个时隙交换，其中主要模块包括接收模块、发送模块、cpu接口模块，寄存器配置模块，接续寄存器模块等。

本控制器与博世参考模型测试

说明：  ADC AD7768-1单通道24bitADC驱动程序(ADC ad7768-1 single channel 24bit ADC driver)

说明：  FPGA按键延时模块，产生key_value和key_flag 可直接例化调用(The key delay module of FPGA)

AGC(自动增益放大) Verilog代码 设计可以参考(AGC (automatic gain control) can refer to the Verilog code design )