cordic 的verilog 代码

说明：  模糊控制器verilog程序，模糊控制器最简单的实现方法是将一系列模糊控制规则离线转化为一个查询表（又称为控制表）。这种模糊控制其结构简单，使用方便，是最基本的一种形式。(Verilog program of fuzzy controller)

Due to its high modularity and carry-free addition, a redundant binary (RB) representation can be used when designing high performance multipliers. The conventional RB multiplier requires an additional RB partial product (RBPP) row, because an error-correcting word (ECW) is generated by both the radix-4 Modified Booth encoding (MBE) and the RB encoding. This incurs in an additional RBPP accumulation stage for the MBE multiplier. In this paper, a new RB modified partial product generator (RBMPPG) is proposed; it removes the extra ECW and hence, it saves one RBPP accumulation stage.

1、掌握WALSH码产生的原理和WALSH码的特性。 2、掌握WALSH码的产生和特性分析的软件仿真。 3、掌握WALSH码的硬件产生方法。 (1, master code WALSH WALSH code generation principles and characteristics. 2, master WALSH code generation and characterization of the software simulation. 3, master code WALSH hardware generation approach.)

说明：  利用高速口GTX进行快速的数据传输，包括接受和发送模块，用途广泛(The use of high-speed port GTX for fast data transmission, including receiving and sending modules, has a wide range of uses.)

    此程序完成的是接收上位机发送的多字节串口数据的工作，并把不同的字节分配给不同的寄存器，以完成相应的控制工作。因此有必要说明一下上位机发送的数据结构。    上位机通过串口给FPGA发送两组信号，每一组发送5个字节（可根据自己的实际需要修改），不同字节控制不同的功能。     第一组是根据选择的波形、填写的频率以及选择输出信号的时域还是频域，给FPGA发送不同的参数。点击发送数据按钮后一共发送5个字节的数据。第一个字节发送监测信号，设为0x00，标识发送的是波形设置的数据；第二个字节发送的是进行波形选择的信号；第三和第四个字节发送的是波形频率的低8位数据和高8位数据；最后一个字节发送的是选择输出是时域还是频域的信号。     第二组是根据填写的频率给FPGA发送不同的参数。点击开始滤波按钮后一共发送5个字节的数据。第一个字节发送监测信号，设为0x01，标识发送的是滤波器设置的数据；第二和第三个字节发送的是频率1的低8位和高8位数据；第四和第五个字节发送的是频率2的低8位和高8位数据。     所以本程序中rs_receive模块接收数据部分需按照串口发送的数据格式进行接收：（这部分应根据自己的实际需要设计）     当接收到的第一个字节是0时，下面接收的数据都是波形设置信号。当接收到的第一个字节是1时，下面接收的数据都是滤波器的输入波形设置数据。

FPGA实现串口发送 Verilog 语言(Serial reception FPGA Verilog language.)

二进制转十进制BCD码 Verilog语言 quartusII(Binary to decimal BCD code Verilog language quartusII)

“同步”表示相同频率的时钟源，“ FIFO”表示先进先出的意思。 FIFO 的用 意一般都是缓冲数据，另模块独立，让模块回避调用的束缚。同步 FIFO 是 RAM 的亚 种，它基于 RAM，再加上先进先出的机制，学习同步 FIFO 就是学习如何建立先进先出 的机制。

xilinx V5板子，用来驱动DVI显示的Verilog代码。 可正常显示所需要显示的正常颜色和图案。 将CH7301芯片接到到的视频数据信号，直接显示到DVI显示屏上。

说明：  VC707_MIG_DDR3.sim文件夹中是仿真的文件：testbench和DDR3模型参数 VC707_MIG_DDR3.srcs文件夹中是源文件，包含DDR3的控制、收发模块、顶层文件(VC707_ MIG_ In ddr3.sim folder are simulation files: testbench and DDR3 model parameters VC707_ MIG_ Ddr3.srcs folder is the source file, including DDR3 control, transceiver module, top-level file)