cordic 的verilog 代码

mimo检测算法的FPGA实现，包括最小迫零检测算法和ML检测算法，已在ISE上仿真通过 (mimo detection algorithm for FPGA implementation, including the smallest zero forcing detection algorithm and ML detection algorithm has been simulated by ISE on)

说明：  displayport 参考设计，可以对比自己工程做验证，另有参考设计XAPP1178未找到，采用方案为DP159 + Artix7 FPGA(xilinx displayport sink design)

- RS码是Reed-Solomon 码（理德－所罗门码）的简称，它是一类非二进制BCH码，在RS码中，输入信号分成k·m比特一组，每组包括k个符号，每个符号由m个比特组成。(- RS code is a Reed-Solomon code (Reed- Solomon codes) for short, is a non-binary BCH code, the RS code, the input signal is divided into a set of k · m bits, each including k symbols, each symbol consists of m bits.)

一个简单的后台模板，主要为贵金属直播室有喊单等功能类型的。 ps：由于涉及到iframe本地跨域问题，因此查看时请在服务器上进行审阅。(A simple background template, mainly for the precious metal living room, such as the type of function. PS: as a result of the local cross domain problem involved in the iframe, so check it out on the server.)

Time divisor vhdl code

我们目前与另类的内部逻辑结构和通晶体管逻辑样式，导致有降低的功耗-延时产品 （PDP） 设计的两个高速和低功耗全加器细胞。我们开展了反对其他全加法器报告为具有低的 PDP，速度、 功耗和面积的比较。全加法器 0.18 m，与 CMOS 工艺设计和测试使用综合试验台，允许电流取自全加器的投入，除了从电源提供的电流测量。布线后仿真结果表明拟议的全加法器优于参展只有 40%的相对面积的 80%，平均 PDP 优势及其同行。 拟议的系统： 在拟议的方法中，不产生信号内部控制输出多路复用器的选择。的输入的信号，表现出充分的电压摆幅和没有额外的延迟，相反，用来驱动多路复用器，减少整体的传播延迟。为输入的容性负载已减少，因为它仅连接到一些晶体管盖茨和一些排水渠或源的终端。

说明：  实现数字频率合成实验，加载数据ram,形成波形(The experiment of digital frequency synthesis is realized, and the data RAM is loaded to form the waveform)

基于FPGA的ip核FIR低通滤波器，实现滤波功能，简单好用(FPGA-based ip core FIR filter for filtering function, easy to use)

以GPS为时间基准，实现多传感器器数据同步采集，整合信息后发送 VERILOG语言编写 QUARTUS II环境(GPS-time basis, synchronized multi-sensor data acquisition, integration of information after sending VERILOG language environment QUARTUS II)

说明：  基于FPGA，用verilog hdl语言实现串口收发实验(Based on FPGA, using Verilog HDL language to achieve serial port transceiver experiment)