利用VHDL语言设计一个分频器，输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024...

一款240＊128的LCD模块在ALTERA　FPGA　NIOS中的应用，自己写的AVALON总线IP，包括所有源码，可轻松用于NIOS中，供大家参考-A 240* 128 LCD module in the ALTERA FPGA NIOS application, write your own AVALON Bus IP, including all source code can be easily used in NIOS for reference

路由器是Noc的重要组成部分。本文实现了一个简单的Noc路由器。该路由器的主要单元包括FIFO缓冲区、路由单元、控制单元、交叉开关和仲裁单元。在这种情况下，使用XY路由算法。这里没有使用流量控制机制。仲裁器的输出决定了纵横开关的选择线。这里5到1个mux构成一个纵横制交换机。有5个仲裁单位。存在5个路由逻辑单元。每个端口都有自己的路由单元。路由单元的输出包括本地、北、南、东和西。ie输出是一个5位向量。此输出的第0位表示本地端口，第1位表示北，第2位表示南等。对于本地仲裁器输入，是所有t的第0位

使用vhdl语言设计一位全加器，在仪器上下载并实现LED灯的闪亮(A full adder design)

802.11a Transmitter implementation Using Verilog

驱动8*8点阵块显示汉字，可以自己根据要显示的内容随意更改，已通过验证。(Blocks of 8* 8 dot matrix drive display Chinese characters, you can display the content according to their random changes, has been verified.)

采用VHDL编写的频率计，模块划分清晰易懂，基本原理为检测一个闸门脉冲周期内的信号次数，采用四段数码管显示

等精度测频法，有需要的可以下载看看哟，word中包含的代码(Equal Precision Frequency Measurement Method)

说明：  八通道ad采集，用于和fpga的联调测试，需要注意ADS1278的模式类型(Eight channel AD acquisition)

System Verilog decodificator. Enters a value(binary), drops hundreds, tens and units in BCD

FIR filter basic verilog code for implementation-FIR filter basic verilog code for implementation