VHDL language used hardware realize the serial communication of test code that c...

verilog编写的状态机检测00100序列. 实现 input:...011000010010000... output:...000000000100100... 并且 用测试模块来验证状态是否正确工作-verilog prepared by the state machine detected 00,100 sequences. Achieve input : ... ... 011000010010000 output : 000000000100100 ... ... and test module used to verify the state is working

Xilinx FPGA中FFT IP核的使用笔记，内部有FFT硬核的端口说明和具体设置以及源代码，对于数字信号处理研究人员，能图像处理、雷达成像、实时通信开发人员较多的开发时间！(Xilinx FPGA in the FFT IP core using a laptop internal hard core of the FFT port description and specific settings as well as the source code for digital signal processing, image processing, radar imaging, real-time communications developers more development time!)

这是一些小代码的集合 希望能对大家有所帮助(This is a collection of some small code for all of us hope to be helpful)

说明：  APPCM算法和AD/DA芯片驱动在CPLD中的实现，已在实际硬件中测试OK，quartus2环境(APPCM algorithm and AD/DA chip in the drive to achieve in the CPLD has been tested in actual hardware OK, quartus2 environment)

数字逻辑课程设计，用vhdl实现红外线传输系统的课程设计，下载验证通过-Digital logic course design, using vhdl infrared transmission system to achieve curriculum design, download verified by

应用背景与转置结构的FIR滤波器的设计基于延迟元件作为D触发器单元。加法器乘法器和延迟元件设计中扮演着重要的角色。它完全建成4抽头的FIR滤波器的设计与常规设计。在 ；信号处理，一个 ；有限脉冲响应（FIR） ；过滤器是一种过滤器 ； ；脉冲响应的 ； ；（或响应任何有限长度的输入）是有限 ； ；时间，因为它解决了在有限的时间内为零。这是在对比 ；无限脉冲响应（IIR）滤波器 ；，其中可能有内部反馈和可能继续无限期地回应（通常衰减）。关键技术它将实现在Xilinx ISE Design Suite 14版合成。 ；

8位CPU软核设计与应用研究-8-bit CPU design and application of soft-core research .......

适应多个模式的rs编码，Verilog，选择对应的多项式(RS coding adapted to multiple modes.)

ahb总线Verilog代码及Verilog仿真文件(ahb bus Verilog code and Verilog simulation code)

基于NiosII系统的可以在DE2-115板子上运行的吞食蛇游戏！（可以使用RS2键盘进行控制）(DE2-115 board NiosII system swallowed snake game! , (RS2 keyboard control))