CPU课程设计报告

fpga配置锁相环完整程序，使用quartus IP核，Verilog语言。(FPGA configuration PLL complete program, Verilog language.)

里面有状态机的应用，比如在HEAD那个状态，统计5个0x55d5数，那么 如何知道现在希望是55还是d5呢？ 假设head_flag信号，若head_flag=0，希望是55；若是head_flag=1，希望是d5。 4. 初值：0；加

2016年4月19日22:51:52 反应测试系统

应用背景输入向量并行内置自测试（BIST）监测在电路正常运行时执行测试方案不需要设置一个需要设置的电路线来进行测试。这些计划是基于硬件开销和并发测试潜伏期（CTL），即为测试所需的时间完成，而电路工作正常；关键技术内置自测试（BIST）技术构成的一类方案这将提供高性能测试的性能故障覆盖，而同时，他们放松的依赖昂贵的外部测试设备；

DES加密算法的VHDL实现,采用流水线技术实现(The VHDL implement of DES encrypt algorithmic)

这份是verilog新手学习的模块化设计，新手通过这份资料可以很快上手verilog，该份资料几乎包括在verilog后续的学习中需要的各个模块。

十字路口红绿灯控制，十字路口红绿灯控制，十字路口红绿灯控制，十字路口红绿灯控制，十字路口红绿灯控制，十字路口红绿灯控制

这个是vhdl中很常见的jk filpflop的文件只用于很小数位的变化 其中的jk文件是up down运算都符合的(This is a very common vhdl jk filpflop file is only used for very small changes in a digital file which jk is up down operations are met)

800 x 600 60 hz VGA 控制器。简单的 verilog 代码。软件项目包括。

说明：  经典的雷鸟车灯控制电路设计，各大高校实验必做题目(Thunderbird classic light control circuit design, major colleges and universities must do experimental subjects)