西北逻辑 （Altera） 特别提款权 SDRAM 控制器

  采用50Mhz时钟，对能发送串口数据的mcu6050进行数据的读取与处理。采用8段数码管作为显示模块通过fpga处理后的数据直接显示到数码管

使用verilog hdl语言编程正弦波信号，能仿真出结果(Can use verilog HDL language programming sine wave signal, the simulation results )

说明：  fpga的RS485代码,非常容易，适合学习(the code of rs485 in fpga, very easy,suitable for learning)

开源的ULPI IP核，可用于USB3300芯片的开发(openSource ULPI IP core which could be used for USB3300 chip development)

实验课作业，下载可以直接跑，各个模块的完整代码。

帧同步的VHDL程序源代码，巴克码同步实现。(Frame synchronization of the VHDL source code, Barker code synchronization)

verilog程序仿真滤波器 16阶 运用加法器和乘法器 40KHZ 16位并入并出

用matlab中工具fdatool生成一个低通滤波器，将滤波器系数量化。仿真通过，通带2.5兆，截止频率5M。

FPGA来实现数据采集，AD采用TI公司的THS1206，高速并行AD，内含16字FIFO，降低硬件复杂度。(FPGA to realize data acquisition, AD using TI company s THS1206, high-speed parallel AD, containing the 16-character FIFO, to reduce hardware complexity.)

sd卡读写，仿真模型，testbanch测试文件(sdcard read write and sdcard model)