VerilogHDL课件，老师现在正拿这个上课

VHDL拔河电路的设计 基于cyclone V  VHDL拔河电路的设计 基于cyclone V VHDL巴赫电路的设计 基于cyclone V VHDL巴赫电路的设计 基于cyclone V VHDL巴赫电路的设计 基于cyclone V

verilog实现的“六进制约翰逊计数器”。-verilog implementation of the " six hexadecimal Johnson counters."

交通灯的控制，分主干道和从路交通灯，主路优先，正常情况下，绿灯60s，红灯30S，黄灯5S(Traffic light control)

基于altera系列芯片lvds接口的fpga设计 verilog源码-Series altera-based chip interface lvds source fpga design verilog

定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确(Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct)

说明：  掌握SDRAM数据读写、刷新、初始化以及FPGA串口收发时序，熟练FIFO IP核的生成和调用。(Master SDRAM data read and write, refresh, initialization and the timing of sending and receiving of the serial port of the FPGA, skilled in the generation and invocation of the FIFO IP core.)

用VHDL编写的huffman编码的源程序(With the VHDL source code written in huffman coding)

FPGA的专业综合工具，学习此第三方工具的经典教程-FPGA 专 业 酆 危 撸 学魏 说 叩 木坛

crc-16的编码，使用的多项式是G(x)=x^16+x^12+x^5+1(generator polynomial of degree 16: G(X)=x^16+x^12+x^5+1)

说明：  FSK VHDL FSK调制与解调VHDL程序及仿真(FSK VHDL )