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altera嵌入式设计大赛文章,车载cots设计实现

于 2022-05-20 发布 文件大小:706.00 kB
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altera嵌入式设计大赛文章,车载cots设计实现-Embedded Design Contest altera article, cots Car Design

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  • 用verilog实现FSK调制,称为IP核来实现模块…
    用Verilog实现FSK调制,调用IP核实现正弦余弦的调制-Verilog implementation using FSK modulation, called IP core to achieve the modulation sine cosine
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    2023-08-16 17:00:04下载
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    实现与电脑端串行数据发送与接收,波特率为9600(Realize serial data sending and receiving with the computer terminal)
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    FPGA时序分析说明。对于高速时钟设计中的时序分析与约束有帮助(FPGA,TIME)
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    adc0809 转换,verilog代码(adc0809 conversion, verilog code)
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  • microsemi
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  • Verilog代码转换到AHB总线APB
    verilog code for apb to ahb convert
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