Verilog 贪吃蛇

黑金的adda模块资料，质量不错，做电路板的可以作为参考(Black gold ADDA module data)

提供了利用 GPIF 对 FX2LP 与同步 FIFO CY7C4625-15AC 之间的接口进行设计的源代码(Provides for the use of GPIF FX2LP and synchronization FIFO CY7C4625-15AC to design the interface between the source code)

The description header can be found in signal_processing_library.h.

实现24小时计时，因为位数不够，这里是12进位，可自行调整进位数(Realize 24-hour timing, because the number of digits is not enough, here is 12 carry, you can adjust the carry number by yourself.)

利用状态机编写一个序列检测器，可以依照思路修改需要检测的序列！

说明：  VIVADO SOC 使用文档 基于zynq 7020(vivado soc example text of zynq)

Efficient CIC filter Implementation using VHDL

前导零的计算 (Calculation of leading zeros)

这是一个代码，采用Xilinx公司的产生随机数。这种形式可以让你产生随机整数。来自大气噪声的随机性，这对许多目的比通常使用的计算机程序的伪随机数算法。

这是一个0上下计数器的设计是为了在FPGA显示一七段显示的数字代码。这里的二七段已被编程代码中以这样的方式，他们可以显示0-99的数字。UD控制信号用于控制是否反会上升或下降取决于价值。&；nbsp；