一个两位数0-99升降计数器Verilog

应用背景输入向量并行内置自测试（BIST）监测在电路正常运行时执行测试方案不需要设置一个需要设置的电路线来进行测试。这些计划是基于硬件开销和并发测试潜伏期（CTL），即为测试所需的时间完成，而电路工作正常。在这个简短的，我们提出一种新的输入矢量并行BIST方案监测，以在监视一组（称为窗口）的向量的想法电路的输入，在正常操作期间，和一个静态的ramlike使用结构存储的相对位置的载体，达到在检查窗口的电路的输入，所提出的方案显示表现明显优于先前提出的计划相对于硬件开销和CTL的权衡。关键技术内置自测试（BIST）技术构成的一类方案这将提供高性能测试的性能故障覆盖，而同时，他们放松的依赖昂贵的外部测试设备。因此，它们构成一个有吸引力的解决方案的问题，测试超大规模集成电路设备[ 1 ]。BIST技术通常分为离线和在线。离线结构在正常模式下操作（在这期间内电路是空闲的）或测试模式。在测试过程中，所产生的输入通过一个测试生成模块被施加到电路的输入在测试（削减）和响应被捕获到一个响应验证者（RV）。因此，进行测试，正常运行削减是停顿，因此，该系统的性能在该电路被包括，被降解。

基于VHDL语言编写的FFT程序，256点，旋转因子存在自己编写的ROM里面，乘法器和数据存储采用的是IP核，若是需要使用，需要添加IP核，否则无法运行

说明：  在MATLAB下自编实现快速傅里叶分析，(Fast fft own procedures, faster than the system call fft slowe)

说明：  基于fpga的ad采样程序 可控制ad9226对信号进行采样(Ad9226 signal sampling can be controlled by ad9226 sampling program based on FPGA)

4 bit ROM for Quartus

附加的文件包含 ADPLL 的行为模型。 6 位贸发局用。一个快速的时钟用来计算输入的参考时钟和反馈时钟之间的时间性差异。 贸发局决议是如果快速的时钟速度更快更高。 数字环路滤波器生成 14 数字控制位控制 DCO 的频率。 14 位 DAC 用于方便控制 DCO 由像控制 VCO 的手段。 4330 分隔线用于附加的文件。

FIFO的verilog描述(Verilog description of the FIFO)

用FPGA实现GPS数据解析，基于Verilog实现，并通过串口发送时间信息

本系统利用AD芯片TLC549进行AD采样并在数码管上显示TLC549AD采样程序 在数码管上显示 我们的TLC549AD是独立的模块，没有直接和FPGA链接。所以我们在使用时，要用杜邦线链接起来。视频教程适合我们21EDA电子的所有学习板

黑金的adda模块资料，质量不错，做电路板的可以作为参考(Black gold ADDA module data)