2 X 2 位VEDIC乘法器的设计

一个关于跨越异步时钟边界传输数据的解决方案(The solution of transfering data across asynchronous clock boundary.)

SAA7113 ＦＰＧＡ开发实例，非常经典(The SAA7113 FPGA development examples, very classic)

说明：  OFDM载波同步，Verilog编写，完全正确！！！(verilog )

写得好的H.264/AVC基线解码器IP核。也包含testbench文件。 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

说明：  在quartus下搭建的数字锁相环，能实现频率自动跟踪。(The digital phase-locked loop built under quartus can realize automatic frequency tracking.)

用verilog语言详细编写的源代码及顶层文件，含有时序图分析。要求有Quartus2开发环境。

Verilog code to implment the 16 bits logic multiplier. The output is also 16bits including the document to describe the implement in detail .

这是篇<基于FPGA 的OFDM 宽带数据通信同步系统设计与实现>, 觉得甚是有用，大家共同学学。(This is the article <FPGA-OFDM-based broadband data communication systems design and implementation of synchronous> that even be useful, we all learn together.)

FPGA产生纳秒脉冲,可用于驱动激光雷达

电路四倍频算法，具有去毛刺，整形功能，方向及计数(Circuit quadruple frequency algorithm, with deburring, shaping function)