iic从机代码

LDPC码的FPGA实现，大家相互学习下。。(the code of LDPC implementation by FPGA)

本文提出了基于 FPGA 用 Verilog 和其执行的锁相环设计。采用 Verilog HDL 设计了锁相环。针对采用赛灵思 ISE 12.1 模拟器用来模拟Verilog 代码。本文给出了锁相环的基本块的详细信息。在本文中，中详细描述了的锁相环实现。使用针对采用赛灵思及其仿真结果也是讨论了。它还提出了针对采用赛灵思 SPARTAN3E 锁相环设计的 FPGA 实现XC3S200 芯片，它的结果。锁相环设计 200 千赫的中心频率。的锁相环工作频率范围是设计的 189 Hz 至 215 千赫，锁系列

DSP28335与FPGA通过spi通信，此程序为28335为主接收程序(DSP28335 and FPGA through the SPI communication, this procedure for the 28335 receiving procedures)

SMbus通讯协议的Verilog程序段，已通过Moldesim的仿真，可用(Verilog program segment of the SMbus communication protocol, has been through the Moldesim simulation, the available)

基于verilog的H.264视频压缩技术的源代码，包括verilog源代码，以及仿真波形文件，希望对大家有用-verilog h.264,

2位全加器，实现全加器的功能，有近位的加法，输出也有近位，还有testbench,进行验证，验证通过(Two full adders, to achieve full adder function, nearly bit adder, there are nearly bit output)

改自特权同学verilog语言写sdram测试程序；支持256M内存(verilog sdram )

说明：  422发送源码，目前使用的是20m时钟计算出来的波特率，后期可以根据自己的需要进行修改波特率时期匹配各种情况(422 sends the source code. At present, the baud rate calculated by 20m clock is used. Later, you can modify the baud rate according to your own needs to match various situations)

FPGA verilog  的RS232代码， RS232是常用的PC与下位机通信的协议，而FPGA属于可编程器件，在目前的深度学习，机器视觉等领域应用前景十分良好， RS232对于新手FPGA有良好的借鉴作用

利用VHDL语言实现地铁售票系统的设计。售票系统根据途经站数自动计算票价(Using VHDL language metro ticket system. Ticketing system automatically calculated according to the number of fares via station)