xilinx the frequency generator VHDL source code, spartan3 can run in the learnin...

基于网口的收发数据及解析数据内容的verilog代码实现(Based on the Internet port to send and receive data and parse the contents of the data verilog code)

自己编写的经过QuartusII验证的Verilog HDL程序，可以实现常见功能-After QuartusII their written procedures for verification of the Verilog HDL, can achieve common features

verilog分频器～时钟为50hmz，波特率采用9600bps～-Verilog clock divider ~ 50hmz, using baud rate 9600bps ~

基于FPGA的pci总线接口设计。。。。。。。。。。。。。(FPGA-based PCI bus interface design)

用VIVADO软件编写的，实现以太网芯片88E1510中的mdio控制模块代码，并且含有VIO仿真文件(Written in VIVADO software, the realization of the Ethernet chip 88 e1510 mdio control module of code, and contains the VIO simulation file)

基于FPGA的电子密码锁设计-已在开发板上成功运行，通过老师检验。(FPGA based electronic password lock design- has been successfully developed on the development board, through the teacher inspection.)

isa MEMORY PLAN eu biu asm

它是一个正常的 fifo 编程代码。读和写时钟哪里不同对于写作过程阅读过程单独指针使用和用于控制这两个过程 3 附加指针1 指针为写指针控制其他读取的指针控制usedptr1 （第 1 次附加指针） 将递增的值写入进程和 usedptr2(第 2 次的附加指针)读取过程的减量。其中之一都被分配到 used_reg(第 3 次附加指针)。T他将控制的空和满的标志。由于这些标志写和读的启用控制信号

说明：  Xilinx 公司Spartan-6系列FPGA实现LVDS，带Modelsim仿真文件，已综合。(Xilinx Spartan-6 Series FPGA implements LVDS with Modelsim simulation file, which has been synthesized.)

这个是用VHDL实现的正负脉宽调制器，同样是对新手有帮助，高手不必看了。-This is achieved using VHDL positive and negative pulse width modulator, the same is to help novice, you do not have to read. Ha ha