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verilog ADPLL file with testbench

于 2022-04-20 发布 文件大小:17.48 kB
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verilog ADPLL file with testbench

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  • 附件 介绍了如何 使用compxlib命令编译Xilinx的ModelSim仿真库,创建这个仿真库对ISE调用modelsim是必不可少的一步,该法完全自动化,...
    附件 介绍了如何 使用compxlib命令编译Xilinx的ModelSim仿真库,创建这个仿真库对ISE调用modelsim是必不可少的一步,该法完全自动化,免去繁杂的手动操作,是创建这个仿真库最简洁的方法之一-Annex compxlib introduce how to use Xilinx
    2022-03-15 17:10:01下载
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  • PUF_TRNG
    this is a verilog code of true random number generator using butterfly puf
    2017-04-22 05:10:25下载
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  • 5.7
    设计一个简单的FIR滤波器,并按要求确定滤波器的系统函数。(Design a simple FIR filter, and determine the filter according to the requirement of system function.)
    2015-04-17 18:26:49下载
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  • nfc
    近场通信的verilog描述,包含向量名定义,顶层设计等等的精确描述(Verilog description of near field communication, including the vector name is defined, an accurate description of the top-level design, etc.)
    2015-08-11 15:27:41下载
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  • VHDL显示六位学好
    在八位七段数码显示管上显示8位学号,要显示的学号可以在程序内改,经设备验证无错误,且运行良好。
    2022-05-30 18:34:23下载
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  • newdecode
    密码锁,大学数字eda课程顺序锁的源代码,有2位或者4位的顺序锁,可以在fpga或者cpld上实现 (Password lock, digital eda course the order of the source code of the locks, the order of two or four locks, and can be implemented on the fpga or cpld)
    2012-03-09 00:04:57下载
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  • MTD_MTI
    (1)MTI (2)用FFT实现MTD (3)用FIR滤波器实现MTD ((1) MTI (2) using FFT realization MTD (3) with the FIR filter implementation MTD)
    2020-11-04 16:39:52下载
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  • Xilinx FPGA make 50 smaller
    Xilinx FPGA make 50 smaller-Xilinx FPGA make 50 smaller
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  • clz
    说明:  对于一串二进制数前置零的计数的Verilog程序(For a string of binary zero count Verilog pre-procedure)
    2021-03-31 21:29:08下载
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  • FPGAVHDL
    vhdl例程代码大全,包含流水灯,数码管,AD,DA转换等(Guinness vhdl code routines, including water lights, digital, AD, DA conversion)
    2020-12-17 12:19:13下载
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