Nexys 4 实现数码管显示时钟

this is a simulation fm in simulink mathlab this is one program with pll

本代码实现一个fir滤波器，结合matlab对数据进行进行验证，最后用modesim对编写的代码进行仿真，最终用matlab和fpga实现一个功能正常的fir低通滤波器，这里附有源代码，并且用verilog代码编写，具有很大的参考作用对于刚学习fpga的朋友，希望你们能真正的对所学的东西感兴趣，这个是我上传代码的初衷，希望你们学业进步，继续做一个对技术有信心的人才。

this is fpga based vhdl coding and report for wavlet based image compression in vhdl

基于用户自定义模块的实时时钟的设计；Qsys硬件设计；(Custom real-time clock module-based design Qsys hardware design )

xilinx 的edk软件的应用软件开发入门 (xilinx edk)

用Verilog代码来实现iic协议，主要是通过两个按键来控制读写命令，读取的数据最后用数码管显示出来，代码里面有很详细的注释和说明。

vhdl语言，国外教材，数字信号处理算法(vhdl language, foreign materials, digital signal processing algorithms)

是codic算法实现atan的C程序，包括定点和浮点程序，已经通过验证。(Atan is codic algorithm of C procedures, including fixed-point and floating-point procedures, has been validated.)

说明：  将BT656数据流转换成RGB图像格式的数据(Converting BT656 data stream into RGB image format)

与IP核配套的I2C-Master Core，包含了目前主流FPGA芯片的I2C实现，代码包括Altera/Xilinx/OpenCore等公司的VHDL/Verilog/C等。(I2C-Master Core)