24秒倒计时系统（有跑马灯） 利用CPLD

Altera DE2 上使用 vhdl 语言设计 RS232 控制器。这是一个串口模块可用于嵌入系统。

讲述4ASK的原理并附有matlab调制解调的源码。。。。。。。。。。 注：原来上传的4ASKmod.zip不要下(The principle tells 4ASK together with modulation and demodulation matlab source. . . . . . . . . . Note: The original upload 4ASKmod.zip not down)

FPGA数字信号处理实现原理及方法的例程(FPGA digital signal processing principle and method routines)

LDPC码的消息节点（Bitnode）消息更新过程的VHDL语言实现-LDPC code of the message node (Bitnode) news update process of the VHDL language

verilog HDL经典的入门书籍，内容很详细，讲了许多实例，适合硬件描述语言初学者。(verilog HDL classic introductory book, the content is very detailed, spoke many instances, suitable hardware description language for beginners.)

程序是完整的一个数字下变频器的一个Verilog程序，经测试可以使用，欢迎下载(Program is a complete Verilog program a digital down converter, tested can be used, please download)

说明：  Digital pre-distortion (DPD) is an advanced digital signal-processing technique that mitigates the effects of power amplifier (PA) nonlinearity in wireless transmitters. DPD plays a key role in providing efficient radio digital front-end (DFE) solutions for 3G/4G basestations and beyond. Modern FPGAs are a promising target platform for the implementation of flexible wireless DFE solutions, including DPD.

纠错和单故障检测代码使用正交拉丁方是用VHDL语言写的。

功能指标：1.完成对货物信息的存储、进程控制、钱币处理、余额计算和显示功能2.当总币值等于顾客需要的商品单价时，机器送出需要的商品；若总币值大于顾客需要的商品单价时，机器除提供所需商品外，并将余币退出；若总币值小于顾客需要的商品单价时，机器退出顾客投入的硬币。3.有重新开始（即取消交易）按钮，使整个系统恢复到初始状态。4.在一次投币只能购买一件货品的基础上，扩展为可以一次投币购买多种商品（在余额足够的情况下）。技术指标：1.假设自动售货机能够销售 4 种商品，初始数量设为 5 个，4 种商品的价格分别为 1 元、2 元、3 元和 4 元，允许投入 1 元、5 角。2.购买商品时投币时间有限制，不得超过 30 秒，在时间到后，自动售货机按不足钱数处理，退还全部硬币（1 元、5 角）。3.能够通过数码管显示投入的钱币的余额。4.每种销售的商品，数量和价格可以进行更改。4.在用数码管显示余额的基础上，增加显示四种商品的价格数量。

在FPGA中，采用verilog HDL语言实现图像处理算法sobel，仿真实验通过(In the FPGA using verilog HDL language image processing algorithms sobel, simulation experiment)