AND2 VHDL 代码

ask调制，基于VHDL仿真平台，解调同样给出，此程序经过验证-ask modulation, based on VHDL simulation platform, demodulator is the same, this procedure proven

该代码实现出租车计费功能，例如起步价为5元，按住相关控件后，每隔五秒，计数将加1，实现类似于开车时计费的功能，当松开按键后，计费也将停止。。。。

VHDL语言描述的二进制十进制译码电路，已经编译完成-Binary decimal decoder circuit

此练习的目的是要了解如何连接简单的输入和输出到 FPGA 芯片的设备和 实现电路，使用这些设备。我们将作为投入 DE2 系列主板上使用 SW17

这篇是利用VHDL语言控制LCD1602芯片来显示时钟的简单代码。LCD1602顾名思义是一种02*16，即为两行十六列的液晶显示屏，液晶两行，每行可以显示16个字符，但是CGRAM及CGROM里面一共有160个字符，包括阿拉伯数字，英文字母大小写，常用符号及日文。每个字符对应于一个ASCII码值，在液晶显示屏上显示对应的字符时候，只需要将对应的ASCII码写到DDRAM中就好。

北航夏宇闻的Verilog的PPT讲稿，挺经典的，适合初学者学习(Northern Xia Yu Wen' s Verilog the PPT script, very classic, suitable for beginners to learn)

说明：  十进制到十六进制转换的程序。程序要求从键盘取得一个十进制数，然后把该数以十六进制的形式在屏幕上显示出来。(Decimal to hex conversion program. Procedural requirements to obtain a decimal number from the keyboard, and then the hexadecimal number to be displayed on the screen.)

线性伸展TDC的verilog，包含门级网表(TDC linear stretch of verilog, includes gate-level netlist)

说明：  利用Verilog语言实现PID增量式控制，输出占空比(Using Verilog language to realize PID incremental control and output duty cycle)

清华大学sdr项目，网口代码。Verilog编写。很实用。希望大家喜欢。(Tsinghua University sdr project, network interface code. Verilog preparation. Very practical. Hope you like it.)