用verilog实现电子时钟

应用背景原创VERILOG HDL 实现数据指令CACHE的操作，LRU替换算法，包括1路组相连和2路组相连，包含ISE工程文件，亲测可用，初学者必备关键技术采用verilog语言设计的ARM cache，包含tb文件，写回策略。LRU替换算法

斐波那契数列序列产生模块，对于学习有限状态机(FSM)和数据通道(FSMD)的朋友来说很有用处，包括斐波那契数列的产生模块以及测试模块，

1、用状态机设计A/D转换器ADC0809的采样控制电路，并在数码管上显示转换结果； 2、设置有复位和启动/保持开关，要求 ⑴ 复位开关用来使A/D转换器复位，并做好A/D转换准备； ⑵ 启动/保持开关用来控制A/D转换器开始连续转换或停止转换保持结果，即按一下启动/保持开关，启动A/D转换器开始转换，再按一下启/停开关，停止转换并保持结果。 3、采用Verilog HDL语言设计符合上述功能要求的控制电路。(1, with the state machine design A/D converter ADC0809 sampling control circuit and display the results on the digital conversion 2 is provided with a reset and start/hold switch, reset switch is used to make the request ⑴ A/D converter reset and do A/D conversion ready ⑵ start/hold switch is used to control the A/D converter starts converting or stop the conversion to maintain a continuous result that by clicking Start/hold switch, start the A/D converter to start the conversion, and then Click the start/stop switch stops the conversion and keep the results. 3, using Verilog HDL language designed to meet the functional requirements of the above-mentioned control circuit.)

emmc控制芯片CMD命令线主机接口模块,(emmc control chip CMD command line host interface module)

FPGA UART 发送端程序 verilog语言编写 9600波特率 实用(UART transmit side program verilog language 9600 baud)

嗨伙计， 附加的文件包含了完整的工作示例通用验证方法学基于系统VERILOG

FPGA与DSP的EMIF通信，EMIF的RAM这方面相应的程序(FPGA and DSP EMIF communication)

时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)

VGA显示原理与VGA时序实现论文,详细介绍了VGA的原理 (Principle and VGA VGA display timing to achieve paper, detailing the principles VGA)

常用的锁相环技术，此程序是我在设计高频电路中运用的，具体见程序，经调试无问题(Commonly used phase-locked loop technology, this program is in the design I used in high-frequency circuits, see the specific procedures, no problem by debugging)