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bit
// Data port, granularity 8
// -*- Mode: Verilog -*-
// Filename : wb_master.v
// Description : Wishbone Master Behavorial
// Author : Winefred Washington
// Created On : 2002 12 24
// Last Modified By: .
// Last Modified On: .
// Update Count : 0
// Status : Unknown, Use with caution!
// Description Specification
// General Description: 8, 16, 32-bit WISHBONE Master
// Supported cycles: MASTER, READ/WRITE
// MASTER, BLOCK READ/WRITE
// MASTER, RMW
// Data port, size: 8, 16, 32-bit
// Data port, granularity 8-bit
// Data port, Max. operand size 32-bit
// Data transfer ordering: little endian
// Data transfer sequencing: undefined-//-*- Mode: Verilog-*-
// Filename : wb_master.v
// Description : Wishbone Master Behavorial
// Author : Winefred Washington
// Created On : 2002 12 24
// Last Modified By: .
// Last Modified On: .
// Update Count : 0
// Status : Unknown, Use with caution!
// Description Specification
// General Description: 8, 16, 32-bit WISH
- 2023-03-16 01:05:04下载
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gobang
一个用verilog实现的五子棋程序,用在fpga上,连接显示器,可选择与电脑对战或是双人对战,按wsad控制方向,回车控制落子,程序会自动判断输赢并显示结果(A 331 procedures implemented by verilog, used in fpga, connect the monitor, you can choose to play against the computer or a double play, press wsad control the direction, carriage control Lazi, the program will automatically determine the winners and losers and display the results)
- 2015-03-30 13:13:35下载
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一个用VHDL语言编写的双端口存储器程序,可下载在FPGA中使用
一个用VHDL语言编写的双端口存储器程序,可下载在FPGA中使用-Written in VHDL language using a dual-port memory program can be downloaded in the FPGA using
- 2023-06-18 05:20:03下载
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Input from the MIC for some audio and then AOUT interface from broadcast in the...
从MIC输入一段音频然后,再从AOUT的接口播放出来的verilog 的代码-Input from the MIC for some audio and then AOUT interface from broadcast in the Verilog code
- 2023-06-09 21:15:03下载
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nv04_context
The description header can be found in signal_processing_library.h.
- 2015-07-17 09:36:41下载
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here is realized simple FIFO stack in vhdl.
very simple example, but very help...
here is realized simple FIFO stack in vhdl.
very simple example, but very helpful.
- 2022-03-12 07:44:59下载
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Cordic 算法实现
Cordic 算法,并用该算法实现 sin 和 cos 函数。
在这个 cordic 算法顶层下,有 4 个模块。分别为按钮脉冲检测 btnPulse,角度输入 ang,板卡显 示 disp,算法核心 cordic。
BtnPulse 按分频后的时钟间隔检测对应按钮位置,当检测到连续三次的结果依次为 0、1、1 时 发送一次按钮脉冲 pulse。pulse 被作为 ang 模块的时钟,在每个 ang 的上升沿,根据按钮的对 应位置将相应的数据进行增加或减少。
显示模块 disp 将进行运算后的对应的三角函数值对应到数码管上。其中,实现象限的功能是根 据在第二第四象限的 sin,cos 结果的绝对值与在第一象限相比是将 sin 值和 cos 值交换。而第三 象限的绝对值保持不变。因此,该程序实质上仅计算第一象限的三角函数值,位于其他象限的 在 disp 模块中改变了显示值。正负是通过判断哪种三角函数位于某个象限,通过少量组合逻辑 即可得到。
在 cordic 算法模块中,为了增加计算的精度,选择了进行 28 次迭代。而为了方便移位运算,将 角度数据长度拓展至 32 位,将 cordicPipeline 模块中的数据长度变为 52,由于在其他模块中使 用了 IEEE.STD_LOGIC_UNSIGNED,为了防止冲突,选择手动计算符号位。由于大部分运算均是 重复,因此只要在 cordic 模块中反复调用 cordicPipeline 模块即可,仅需为 cordicPipeline 模块添 加一个使能输入,当计数到 28 时使能失效,停止运算。
- 2022-01-31 04:14:12下载
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功率门控IEEE论文可为IP核的实现充分利用
ieee paper on power gating and can be use full for implementing on ip core
- 2022-02-03 18:58:04下载
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VHDL 算术逻辑单元ALU_复旦
我是复旦的研究生。这是用VHDL写的ALU,仿真通过,压缩包里包括了每个源代码,而且都有相应的testbench,你直接加入你的工程当中就可以进行验证。设计时。我使用Modelsim环境来编写的。
- 2023-06-11 02:05:03下载
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ahb2wishbone_latest.tar
AHB to Wishbone memory interface VHDL source code
- 2013-01-11 11:17:03下载
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