简易数字钟程序（基于ALTERA quartusII）

由忆阻器机制设计蕴含逻辑，内含testbench仿真文件(Design implied logic by memristor mechanism, including testbench simulation file)

verilog编写的SDRAM实验，有串口调试助手和相关资料！！！！！！！！！！！！！！！！！！！！！(Verilog prepared by the SDRAM experiment, a serial debugging assistant and related information!!!!!!!!!!!!!!!!!!!!!)

通过凌阳16位单片机实现复读机的应用的程序。(By Sunplus 16-bit MCU repeater application process.)

这是完整的verilog控制ds18b20的程序，已在板子上运行了很长时间，很稳定，200M以下时钟皆可稳定运行（我是按照200M来设计的），上传的文件格式为.dat（在此不说明原因），下载后修改后缀名为.v即可使用，我也是为了积分才上传的，绝对可信，

说明：  XC7A35TCSG324-1的Verilog频率计程序，支持十分频，支持切换内外信号输入(Verilog frequency meter program of xc7a35tcsg324-1 supports decadal frequency division and switching internal and external signal input)

时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)

说明：  假设每个从设备中有可访问APB寄存器16个，位宽均为32比特，16个寄存器的访问地址计算方式为 基址 +　寄存器编号左移２位（byte 偏移）(Assuming that there are 16 accessible APB registers in each slave device, the bit width is 32 bits, and the access address of 16 registers is calculated by base address + register number left shift 2 bits (byte offset).)

Altera FPGA  NIOS II 通过W5500芯片完成网络TCP/IP通讯。

基于labview的数据采集系统，包括示波器和函数信号发生器，可以实现简单数据采集.(Labview-based data acquisition system, including oscilloscopes and function signal generator, can achieve a simple data acquisition.)

它由 verilog 语言编程和主要代码是 UART，主要来源代码是 uart_receiver.v /uart_transmitter.v/lpm_mux0.v/myfifo.v......一些波形文件可以帮助您了解更多的模拟信息。