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The use of ip core

于 2022-03-17 发布 文件大小:302.87 kB
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代码说明:

简单介绍一下FPGA中锁相环的IP使用,因为我们在编程的过程,会用到很多时钟,简单分享一下,PLL IP的使用

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  • FFT2
    适用于NIOS II的1024点FFT C算法( 1024-point FFT C algorithm for NIOS II)
    2010-12-04 15:32:44下载
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  • dpd_v6_0_example_design
    xilink DPD V6.0 IP Core design example
    2014-03-01 10:26:47下载
    积分:1
  • ov7670_sdram_vga_sobel
    说明:  基于OV7670采集,SDRAM缓存,sobel处理,VGA显示的工程,内有全部代码,基于QUARTUS开发板实现。 FPGA 边缘检测(Based on OV7670 acquisition, SDRAM cache, sobel processing, VGA display project, with all the code, based on QUARTUS development board. FPGA edge detection)
    2019-04-23 17:31:00下载
    积分:1
  • 四通道DDS信号发生器
    四通道DDS信号发生器,很好用的代码,大家一起分享(Four-channel DDS signal generator)
    2021-03-08 14:49:28下载
    积分:1
  • T200071012217h
    此源码为线性相位滤波的vhdl源码与设计心的体会,理论分分析与工程实践总结相结合,有非常大的参考价值 可直接使用。 (The source for the linear phase filter VHDL source code and design of the heart experience, theoretical analysis to summarize the combination of engineering practice, a very large reference value can be used directly.)
    2012-07-10 16:08:08下载
    积分:1
  • 频率计
    说明:  1、能正确显示输入信号频率; 2、测量频率范围为1Hz ~ 999999Hz; 3、测量结果以十进制数字显示; 4、能测量幅值较小的信号频率; 5、有自动刷新输出数据的功能(如5s刷新一次); 6、有自检模块(如产生100Hz的校准方波);(1. It can correctly display the input signal frequency; 2. The frequency range of measurement is 1Hz ~ 99999hz; 3. The measurement results are displayed in decimal; 4. It can measure signal frequency with small amplitude; 5. It has the function of automatically refreshing the output data (e.g. once in 5S); 6. Self checking module (such as generating 100Hz calibration square wave);)
    2020-03-28 16:37:56下载
    积分:1
  • 可以在运行时更改 PWM 占空比和期间
    •作为一个 PWM 或一个定时器工作。 • 16 位的主要计数器。 • PWM/计时器可以选择横臂接口时钟或外部时钟作为工作时钟之间。 • PWM 可以选择专用的责任周期输入或内部寄存器之间作为源的占空比. •责任比和周期可以在运行时改变。 •主持通过横臂奴隶界面。 •工作时钟可以降低时钟频率到最多 1/65535 或的原始频率。 •期间登记册也作为计时器目标寄存器模块时在定时器模式。
    2023-07-14 12:15:03下载
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  • PIC单片机学习软件及其资料
    PIC单片机学习软件及其资料,入门到精通(PIC MCU learning software and its information, entry to proficiency)
    2019-07-04 17:17:40下载
    积分:1
  • 16位处理器
    应用背景创建一个新的Quartus II工程将用于在Altera DE2的电路实现—系列板。这个项目应该包含一个包含适当的输入和输出的顶级模块在Altera板端口。实例化你的处理器在顶层模块。使用开关sw15−0驱动该处理器使用开关SW17驱动运行输入DIN输入端口。同时,利用按键KEY0在时钟resetn和KEY1。将处理器总线导线ledr15−0和连接完成信号以LEDR关键技术该项目可用于8位处理器验证。你可以设计你自己的8位处理器,它通过验证代码。该代码用于verilog平台
    2022-03-10 15:55:17下载
    积分:1
  • edashuzipinlvji
    EDA/VHDL数字频率计,可编程逻辑门阵列,EDA课程设计(EDA/VHDL digital frequency meter, programmable logic gate array, EDA curriculum design)
    2013-04-16 17:00:58下载
    积分:1
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