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Xilinx,Altera,ARM,AVR,S52,Lattice等系列FPGA的下载线电路图和PCB

于 2022-03-17 发布 文件大小:178.80 kB
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Xilinx,Altera,ARM,AVR,S52,Lattice等系列FPGA的下载线电路图和PCB-Xilinx, Altera, ARM, AVR, S52, Lattice series FPGA download cable circuit diagram and PCB

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  • xapp1161
    多相滤波系统的设计与实现,有MATLAB仿真程序,有sysgen的系统仿真,还有VHDL代码,其中还有FIR的系数参数等等(Polyphase filter system, the design and implementation includes a MATLAB simulation program, sysgen system simulation, and VHDL code, including FIR coefficient parameters, and so on )
    2021-02-15 17:29:47下载
    积分:1
  • URAT 部分VHDL源码 大家多多支持 哈哈
    URAT 部分VHDL源码 大家多多支持 哈哈 -VHDL source URAT part of U.S. support of Haha
    2022-02-20 22:56:56下载
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  • PrinciplesofVerifiableRTLDesignpart2
    非常好的verilog书 国际牛人写的 适合各个阶段学习的人(Very good Verilog books were written in the international cattle suitable for the various stages of learning)
    2007-09-28 11:26:38下载
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  • I2C
    一种能简单的实现I2C通讯的代码,对于主机和从机之间的通讯讲解的很清楚。(A Code for I2C Communication)
    2020-06-18 23:20:02下载
    积分:1
  • DSP_INTERFACE
    DSP与FPGA时序接口模块,已经经过测试,保证读写稳定(The Interface of DSP to FPGA)
    2021-01-08 10:58:51下载
    积分:1
  • tlc549
    数字电压表的实现,VHDL语言实现,AD采用TLC549,通过学习,了解AD采集过程(The realization of digital voltage meter, VHDL language, AD using TLC549, by learning to understand the acquisition process AD)
    2009-07-09 09:15:15下载
    积分:1
  • VER_I2C_EEPROM
    EEPROM 的verilog仿真模型(cat24cxx系列)(verilog simulition Model of EEPROM,include cat24cxx)
    2016-10-15 11:37:50下载
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  • FPGASquare-RootRaised-CosineFilter
    数字通信系统中, 基带信号的频谱一般较宽, 因此 传递前需对信号进行成形处理, 以改善其频谱特性,使 得在消除码间干扰与达到最佳检测接收的前提下,提高信道的频带利用率。目前,数字系统中常使用的波形成形滤波器有平方根升余弦滤波器、 高斯滤波器等。设计方法有卷积法或查表法, 其中: 卷积法的实现,需要消耗大量的乘法器与加法器,以构成具有一定延时的流水线结构。为降低硬件消耗,文献提出了一种分(FPGA Implementation of Square Root Raised Cosine Pulse Shaping Filter)
    2011-05-04 21:23:36下载
    积分:1
  • coasess.tar
    register file in vhdl and alu
    2009-12-24 15:03:08下载
    积分:1
  • 100powertips
    these are the source codes for the book " 100 power tips for FPGA designers"
    2012-08-20 14:59:29下载
    积分:1
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