altera 公司的15IP源码 亲自测试还不错 有DIV, CONTER

用VHDL硬件描述语言实现的对FPGA（Cyclone II）的配置的VHDL源代码。-VHDL hardware description language for FPGA (Cyclone II) configurations VHDL source code.

LCD例程 altera官方Verilog代码 详尽简单实用-LCD routines altera official Verilog code is simple and practical details

利用QuartusⅡ6.0对所设计的出租车计费器的VHDL代码进行仿真，并在FPGA数字实验系统上实现了该控制。(The Quartus II 6 is used to simulate the VHDL code of the designed taxi billing device, and the control is realized on the FPGA digital experiment system.)

一个简单的23计数器，用VHDL实现，可供初学者学习。(A simple 23 counters, with the VHDL implementation, available for beginners.)

说明：  AD9361资料文档及其寄存器配置参数文档(Ad9361 data and configuration parameter document)

BT656转RGB的算法实现代码，使用VORILOG语言编写(BT656-->RGB, verilog)

Lift Controller in vhdl using process statement and state disgram

应用背景在本文中，我们提出了一种高效的非流水线式AES-128实现高实施吞吐量，以便它可以使用在千兆协议。我们实现我们的AES-128加密设计在Xilinx Virtex-7 FPGA解密了4.86 Gbps的5.30/ ECB模式和5.23/4.84吞吐量在CBC模式Gbps。关键技术由于高吞吐量的要求加密信道的体系结构，一种高效的实施硬件是必要的。这可以实现通过使用高端可重构智能利用平台。实现令人信服的高吞吐量，一高效的非流水线式的先进实现数据加密标准（AES）和密钥长度为128比特，用于千兆位现场可编程门阵列（FPGA）协议提出。

ALTERA发布的内部FIFO读写示例，很有参考价值，对初学者会有一定的帮助(ALTERA' s internal FIFO read and write examples of great reference value, there will be some help for beginners)

基于FPGA实现蜂鸣器播放音乐的功能 使用芯片为EP2C8Q208C8N,使用普通蜂鸣器，由于频率不同可实现放歌功能，本例设计的是《友谊地久天长》，使用Verilog语言编程，本例子有工程文件、仿真、波形，经过测试可以使用。(Play music based on FPGA buzzer functions using chip EP2C8Q208C8N, using ordinary buzzer, since the frequency of different functions can be realized sing, in this case the design is " Auld Lang Syne" , using Verilog language programming, this project examples files, simulation, waveform, tested can be used.)