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VHDLVERILOG语言实现的CARDBUS的IP源码,已经实现现场应用

于 2022-03-12 发布 文件大小:1.91 MB
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VHDLVERILOG语言实现的CARDBUS的IP源码,已经实现现场应用-CARDBUS IP CORE

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  • 实现在屏幕上显示绿色和红色相间的水平条纹
    实现在屏幕上显示绿色和红色相间的水平条纹。其中,vga_640x480模块将产生行同步信号hsyn和场同步信号 vsync; vga_stripes模块将产生red、green和blue三个输出。(The horizontal stripes of green and red are displayed on the screen. Among them, vga_640x480 module will produce line synchronization signal Hsyn and field synchronization signal vsync; vga_stripes module will produce red, green and blue three outputs.)
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    接口模块,通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块,每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器,寄存器功能可自定义。模块还包含两个全局寄存器,可实现全局复位,中断等功能。该模块以应用于实际的项目中,目前运行良好(FPGA to emif)
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  • jt2
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