两位独立数码管100进制计数器，每1秒计数一次。从0到99，到99后又回到0....

有符号16位乘法器。经典booth编码。拓扑结构为wallance树。加法器类型是进位选择加法器。(Number system: 2 s complement Multiplicand length: 16 Multiplier length: 16 Partial product generation: PPG with Radix-4 modified Booth recoding Partial product accumulation: Wallace tree Final stage addition: Carry select adder )

是verilog例子。初级适用。包括了简单的例子。-example. The initial application. Including a simple example.

能够实现16位的SDRAM的读写，没有仿真文件，只有SDRAM读写的源代码，用Verilog编写(can complete read or write sdram， only include Verilog code and no simulation files)

可实现任意频率的LED点灯形式，只需改变分频次数和赋值就可以得到想要的的结果。可实现任意频率的LED点灯形式，只需改变分频次数和赋值就可以得到想要的的结果。可实现任意频率的LED点灯形式，只需改变分频次数和赋值就可以得到想要的的结果。可实现任意频率的LED点灯形式，只需改变分频次数和赋值就可以得到想要的的结果。可实现任意频率的LED点灯形式，只需改变分频次数和赋值就可以得到想要的的结果。可实现任意频率的LED点灯形式，只需改变分频次数和赋值就可以得到想要的的结果。可实现任意频率的LED点灯形式，只需改变分频次数和赋值就可以得到想要的的结果。可实现任意频率的LED点灯形式，只需改变分频次数和赋值就可以得到想要的的结果。可实现任意频率的LED点灯形式，只需改变分频次数和赋值就可以得到想要的的结果。

基于单片机与CPLD的 等精度频率计，VHDL语言-Based on SCM and CPLD

使用STM32官方提供的DSP库进行FFT，虽然在使用上有些不灵活（因为它是基4的FFT，所以FFT的点数必须是4^n），但其执行效率确实非常高效，看图1所示的FFT运算效率测试数据便可见一斑。该数据来自STM32 DSP库使用文档(. Using the official DSP library provided by STM32 for FFT is not flexible in use (because it is the FFT of base 4, so the number of FFT points must be 4 ^ n), but its execution efficiency is really very efficient, as can be seen from the test data of FFT operation efficiency shown in Figure 1. This data comes from STM32 DSP library usage document)

两位独立数码管100进制计数器，每1秒计数一次。从0到99，到99后又回到0.-Two independent 100-band digital tube counters, every time 1 seconds count. From 0 to 99, to 99 and then back to 0.

一个用VHDL完成的8位数显的16进制的频率计-a VHDL completed 8 of 16 significant median band of frequency meter

时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)

FPGA的存储器代码的VHDL,verilog描述及测试代码-FPGA memory code VHDL, verilog description and test code