FPGA 的数字闹钟

梁祝音乐verilog code --适用于QUATUS II 开发环境下，适合于verilog入门学员(the verilog code of liangzhu )

外部ADC采集数据，存为数组文件。通过程序读入，然后即可求出ADC的SNR、SINAD、THD、ENOB等。(External ADC data collection, stored as an array of documents. Read through the program, then the ADC SNR, SINAD, THD, ENOB can be calculated.)

verilog编写的程序实现三八译码器功能，输入为3位，输出为8位，实现选择的功能。 verilog编写的程序实现三八译码器功能，输入为3位，输出为8位，实现选择的功能

C语言写得FIR滤波器代码，简单实用，是学习滤波器设计的好材料，附带PPT滤波器设计说明(C language written FIR filter code, simple and practical, is a good learning materials of filter design, with PPT filter design )

verilog实现增量式PID算法，实测可用，带modelsim仿真(PID algorithm by verilog)

verilog实现DLX指令集5段流水线(5 stage DLX pipeline implemented in verilog)

EV10AQ190A配置程序 EV10AQ190A configuration program(EV10AQ190A configuration program)

使用一个寄存器型参数来实现16位数据传完成后寄存器地址加1

用来代表不同的颜色，在 FPGA 使用斯巴达 3E 板，然后更改使用开关来得到不同的颜色

数字时钟，包括流程图以及编码和完整的实验报告，内容详细丰富。(Digital clock, including flowcharts, and coding and a full lab report, detailed and rich.)