登录
首页 » Verilog » FPGA 的数字闹钟

FPGA 的数字闹钟

于 2022-03-10 发布 文件大小:1,022.70 kB
0 215
下载积分: 2 下载次数: 1

代码说明:

这个项目旨在在 FPGA 上实现数字闹钟的功能。尽快 FPGA 打开时,时钟就开始了。可以使用 FPGA 板上提供 dip 开关设置报警。通过相应的 dip 开关指示灯表明了这一点。计数器保持工作,一旦报警消除,像声音放大通过扬声器蜂鸣器。 该项目是充分的。享受它吧 !

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • eda
    EDA 正弦信号发生器:正弦信号发生器的结构有四部分组成,如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6,6位计数器或地址发生器CN6,正弦波数据存储器data_rom。另外还需D/A0832(图中未画出)将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟,输出一路分频的频率为32MHZ的片内时钟,与直接来自外部的时钟相比,这种片内时钟可以减少时钟延时和时钟变形,以减少片外干扰 还可以改善时钟的建立时间和保持时间,是系统稳定工作的保证。CNT6用来将32MHZ进行8分频得到4096HZ的频率提供给CN6与data_rom时钟信号。由CLK端输入20MHZ的时钟信号,在DOUT端就可输出稳定的正弦信号。(Sine signal generator has the structure of four parts, as shown in figure 1 below. The 20 MHZ phase lock loop PLL20 output all the way of frequency doubled within 32 MHZ slice clock, 16 counter or prescaler CNT6, six counter or address generator CN6, sine data storage data_rom. In addition to D/A0832 (shown in not draw) will digital signal into analog signals. This design using the phase lock loop PLL20 input frequency for 20 MHZ clock, the output of the frequency of all points frequency of 32 pieces (MHZ clock, and comes directly from the external clock, compared to this piece of clock can reduce the clock in delay and clock deformation, to reduce the interference of Can also improve the establishment of the clock time and keep time, is the system stability of assurance. CNT6 used to will and to 8 MHZ get 4096 HZ dividing the frequency to provide CN6 and data_rom clock signal. The input by CLK 20 MHZ clock signal, in DOUT end can output stable sine signals. )
    2021-03-07 15:49:29下载
    积分:1
  • clock
    Quartus II软件设计数字电子钟,使用verilog语言编写各个 模块生成symbol files,再用原理图方式制作顶层文件。 完成的功能有:能够显示时、分、秒;具有清零,调节分钟的功能; 具有整点报时功能,声响电路发出叫声; (failed to translate)
    2013-05-07 10:11:31下载
    积分:1
  • MotorV2
    基于PID 控制算法的直流电机控制,输出PWM波,很容易用(motor control)
    2011-04-21 23:48:06下载
    积分:1
  • DSP--PFPGA
    在FPGA中编写FPGA芯片与DSP28335进行通信的程序(FPGA chip and DSP28335 written in FPGA communication program)
    2015-02-02 18:46:25下载
    积分:1
  • fft
    说明:  用VERILOG语言实现的频谱分析仪(FFT)(VERILOG language with the Spectrum Analyzer (FFT))
    2009-08-09 16:30:23下载
    积分:1
  • alu
    verilog code for 8 bit alu
    2015-06-30 18:49:10下载
    积分:1
  • jpeg_fpga
    基于FPGA的JPEG解码,对开发图片解码的人有用。(FPGA-based JPEG decoding, the development of image decoding useful.)
    2014-02-24 09:19:22下载
    积分:1
  • 吠陀乘数使用拟议的 4 位加法器-(URDHVA TIRYAKBHYAM)
    吠陀乘数花更少的时间来执行使用的 URDHVA TIRYAKBHYAM 算法从吠陀 》 的乘法晒版程序自动完成。这个源代码是 4 X 4 吠陀乘数使用拟议的 4 位加法器
    2022-02-03 08:53:04下载
    积分:1
  • one_2017_v2
    说明:  一个编码解码系统,其中包含一个信号发生器(用查找表方式实现)、一个m序列生成器(用来编码和解码用)、一个FiFo队列用来做缓存以及用串口方式进行收发读取数据。(An encoding and decoding system, which includes a signal generator (implemented by look-up table), an m-sequence generator (used for encoding and decoding), a FIFO queue for caching, and a serial port for receiving, transmitting and reading data.)
    2021-03-15 18:24:40下载
    积分:1
  • Signed-Arithmetic-in-Verilog-2001
    有符号数的完整讲义和例子Verilog 2001(Signed Arithmetic in Verilog 2001, paper with examples)
    2011-01-18 17:15:09下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载