三八译码器

检测边缘（正或者负）并生成单一脉冲，脉冲持续 1 个时钟脉冲长度。 代码的测试台也包含在内。 如果你想同步不同信号过渡到异步信号，你会发现很有用，参考 https://www.doulos.com/knowhow/fpga/synchronisation/

synopse sv培训lab，是学习systemverilog非常好的资料，放心下载。(synopsis sv training lab)

说明：  基于蜂鸟E203riscv系统的DMA外设代码(DMA code based on hbird_e203 system)

基于 Xilinx FPGA，verilog 源代码，DDR3 SDRAM 控制。此程序分布在希望它有用，但没有任何担保; 你可以下载代码，并使用它自由。希望它能帮助你。谢谢你在检查。

交通灯控制系统VHDL源码，用VHDL语言、MAXPLUS2环境设计实现(VHDL core)

实现的电子钟，资料非常全面，是一次课程设计的大作业，完成的质量很高。(Achieve the electronic clock information is very comprehensive, curriculum design job, completed high quality.)

It is Synopsys dmac controller databook

你好 附上有不同的图像搜索可用的链接的所有图像。

学校实验，用Verilog实现的单周期CPU,分别实现I型、R型、指令，使用的工具为ISE(School experiments, using Verilog to achieve a single cycle CPU, respectively, to achieve I type, R type, instruction, the use of tools for ISE)

led学习控制l44444444444444(led verilog led ccccccc)