axi_spi_master

使用verilog在fpga开发板实现流水灯，包括整个工程文件(This code is used for early learners to study verilog。)

维特比译码器使用维特比译码算法采用卷积码进行编码的比特流解码。还有其他算法译码卷积编码的流 （例如，Fano 算法）。维特比译码算法是最耗费资源的但它的最大似然解码。这最常用的约束长度 k 的卷积码译码 < = 10，但值 k = 15 都在实践中使用。由安德鲁 J 制定并发表论文汇刊信息理论、 IT-13 卷，第 260-269 页"错误边界为卷积码和渐近最优解码算法"，在 1967 年 4 月，维特比译码。

本人编写的FPGA光电编码器输入模块,没有实验,但仿真基本实现,希望有参考价值.(FPGA optical encoder input module, there is no experimental, but simulation technology, hope to have reference value.)

FPGA实现增量式光栅尺正交脉冲解码，基于Verilog(FPGA realization of incremental grating ruler orthogonal pulse decoding, based on Verilog)

设计一个出租车计价器，共有三个输入，分别是启动开关、计时脉冲（25MHz）、行程脉冲（每 100 米 1 个脉冲）。 输出显示为付费金额。工作原理如下： 当启动开关闭合后，显示起车费 5 元。当行程小于 5 公里时，按照 5 元显示付费。 当超过 5 公里后， 开始按照行程增加应付车费，每公里按照 1 元计费，要求每 500 米增加 0.5 元进行加法累计，并显示应付车费总额。当出现停车等待时，按照每 2 分钟折合 1 公里计费， 要求每分钟增加 0.5 元进行加法累计，并显示应付车费总额。

说明：  FPGA做波形发生器，产生8种波形，包括三角波，正弦波，锯齿波，方波等。(FPGA is used as waveform generator,Generate 8 waveforms, including triangle, sine, sawtooth, square, etc.)

基于FPGA，利用vhdl语言结合matlab工具实现dds,已经仿真(Based on FPGA, VHDL language with matlab tools to achieve DDS, has simulation)

SoC-Wishbone System IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。(SoC-Wishbone System IP core VHDL language source code, the need for the development environment is QUARTUS II 6.0.)

说明：  adrv9009的测试平台的测试脚本，适合新人参考(Adrv9009 test platform test script, suitable for new reference)

VHDL实用教程，详细介绍VHDL语法、开发环境、应用实例等。。。(VHDL course)