axi_spi_master

新版 小米抢购器 -源码 已经测试，代码很有用，已经抢了好几个小米3了，希望对大家有用(The new millet to snap up- source Have test, the code is useful, has robbed several millet 3, hope useful for everyone)

说明：  Matlab to hdl code for Least_square testbench

一款16位DSP芯片的Icache的设计，本设计仅针对相应方案，对Icache的失误率的控制，通过仿真后已能达到基本要求，。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

使用verilog语言编写的异步串口模块，带有16级深的FIFO，它与DSP28335的SCI相似，可以帮助初学者更快地理解FPGA和DSP的硬件结构和编程思路(Use verilog language of asynchronous serial port module, FIFO with deep level 16, it was similar with DSP28335 SCI, can help beginners to understand faster the FPGA and DSP hardware structure and programming ideas)

完成RS（5，3）编码程序，运用Verilog语言。(Complete the RS (5,3) coding process, the use of Verilog language.)

Altera官方FPGA电机控制的中文文档，很不错的参考资料(Altera Official FPGA Motor Control Chinese Document, Good Reference)

调制信号后4倍内插的verilog代码，用于基带成型滤波器输入数据(4 times after modulation signal interpolation verilog code, used to baseband shaping filter input data)

说明：  本工程使用A7系列FPGA产生DDS，用DAC0832进行正弦电压输出(In this project, A7 series FPGA is used to generate DDS, and DAC0832 is used for sinusoidal voltage output)

说明：  对片内RAM进行读写操作，通过数据的写入和读出，对RAM的操作进行熟悉。(Read and write ram on chip, and get familiar with RAM operation through data writing and reading.)

xilinx V5板子，用来驱动DVI显示的Verilog代码。 可正常显示所需要显示的正常颜色和图案。 将CH7301芯片接到到的视频数据信号，直接显示到DVI显示屏上。