FPGA的串口通信verilog代码

在PVI接收16位并行数字流（视频），其次是一个时钟信号（英尺= 29兆赫），小写字母

altera fpga ep3c25器件微处理器开发，niosii+sram, 已编译通过，可直接下载到开发板(altera fpga ep3c25 the development of microprocessor devices, niosii+ sram, compiled through, can be directly downloaded to the development board)

Verilog编写的串口通讯下解码状态机(Verilog serial communication prepared under the decoder state machine)

Verilog HDL 程序设计实例，对大家学习Verilog HDL硬件语音会有很大的帮助。

不同角度cordic在接收端的解调

Control Unit VHDL code. Xilinx Spartan 3E board

说明：  利用Matlab/simulink实现电力仿真，其中单相逆变可用于多电平变流器的基础使用，本案例提供了不同调制手段实现逆变的模型(Matlab / Simulink is used to realize power simulation, in which single-phase inverter can be used as the basis of multi-level converter. This case provides the inverter model with different modulation means)

基于verilog语言的数据选择器，包括数据选择器的测试模块 (verilog language based on the data selector, including data selection for the test module)

这个程序是用来划分时钟，实现9600个传输速率的。该代码是在10兆赫的时钟频率运行。它计算特定的传输速率所需的比特数；

C源碼16C550 串口驅動，使用中斷收送RS232資料(16C550 UART Driver)