出租车模块设计加nios2设计cup程序代码 出租车模块设计加nios2设计cup程序代码...

从github下载的，能够参考设计AXI4的协议接口(AXI4 Verilog template)

说明：  先用Matlab理论仿真，再用Verilog语言在ISE环境下编写程序，可通过手机发送指令来控制上下变频器的参数。(Firstly, we use the theory of MATLAB to simulate, and then use Verilog language to write programs in ISE environment. The parameters of up-down converter can be controlled by sending instructions from mobile phone.)

FIFO程序，适用FPGA仿真的代码，有一定的价值-FIFO

基于FPGA和Matlab的均衡滤波器设计与实现 基于MATLAB的数字均衡器的设计 采用FPGA实现基于LMS算法的自适应均衡器的设计研究 PWM控制的FPGA实现 等众多与FPGA、MATLAB相关的滤波器和均衡器设计 ( FPGA and MATLAB design of filter&EQ)

说明：  AD9250是一款双通道14位ADC，最高采样速率250 MSPS，JESD204B Subclass 0或Subclass 1编码串行数字输出(The ad9250 is a dual channel 14 bit ADC with a maximum sampling rate of 250 MSPs and jesd204b sub class 0 or sub class 1 coded serial digital output)

说明：  文档科斯塔斯环路滤波器。。。。。般若撒根本(wendangsafwrfgvearbeabf)

使用Verilog编写的正弦波生成工程，使用ROM核产生，利用mif文件(Written using Verilog sine wave generation projects using ROM nuclear generation, use mif file)

设计一个十进制计数器，具有显示位置随计数时钟在八个数码管中左右滚动的功能。(Design of a decimal counter, a display position with the count clock in at around eight digital scrolling function.)

用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench-pll.vhd : PLL written in VHDL hardware language. pllTB.vhd is a test program for pll.vhd.