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给FPGA程序，使之产生信号，驱动AD7606读取数据，并行模式。(give FPGA signal to read AD7606)

4人抢答系统，可以计时20秒，20秒无人抢答则视作无人抢答。start之前抢答者视为违规抢答，违规抢答会警告选手。若有一人抢答则其他3人锁定，不可再抢答。aaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaa

二进制转十进制BCD码 Verilog语言 quartusII(Binary to decimal BCD code Verilog language quartusII)

verilog xilinx IP实现FFT仿真(Verilog xilinx IP implementation FFT simulation)

一个可用的很不错的DDS 频率合成程序，用VHDL语言编写-Available is a good DDS frequency synthesis procedures, using VHDL language

C语言写得FIR滤波器代码，简单实用，是学习滤波器设计的好材料，附带PPT滤波器设计说明(C language written FIR filter code, simple and practical, is a good learning materials of filter design, with PPT filter design )

altera的关于对数计算的IP core。-altera calculated on the logarithm of the IP core.

串口通讯，与硬件联通调试过，收发程序是分开的。(Serial Communication)

本程序实现任意占空比产生，已经在easyfpga030综合过-This procedure generated to achieve an arbitrary duty cycle

用 vhdl 语言实现，上下计数器使用边缘触发一个 4 位纹波计数器。积极的边沿触发。 包含的所有文件。试验台架波形。针对采用赛灵思文件