Vivado框图设计在zedboard示范基本的硬件

说明：  基于FPGA设计的一段测试VGA接口的VHDL小程序\功能为在显示器上间隔显示横条、竖条以及棋盘格等彩条信号，希望对初学FPGA驱动VGA接口的电子爱好者有用(FPGA-based design of a VGA interface VHDL test applet \ functions for the intervals shown in the display bar, vertical bars and checkerboard patterns and other signals of color, hope for beginners FPGA VGA interface driver useful for electronic enthusiasts)

AD采集模块,设计模块采集AD5270的输出数据(AD Collection module Design module to collect the output data of AD5270 )

Arty Z7 20 HDMI output

应用背景IEEE-754标准的双精度浮点单元。4操作（加法，减法，乘法，除法）的支持，以及4的舍入模式（最近，0，Inf，-Inf）。本机还支持非规格化数，这是罕见的因为大多数浮点单位对非规格化数为零。单位可以运行在185 MHz的时钟频率高达一个Virtex5目标设备。关键技术特征•该单元被设计为同步到一个全局时钟。所有寄存器都在时钟的上升沿更新；•所有寄存器可以重置一个全局复位；的乘法运算是破碎的利用25×18多块在Virtex5 dsp48e片。25 x 18乘补码块将进行24×17无符号乘法，所以它需要9 dsp48e切片进行53×53位乘法需要加倍的双精度浮点数的 ；- fpu_double V是顶层模块。输入信号是；1）时钟& nbsp；2）RST  ；•3）使能及；（4）rmode舍入模式） ；5）fpu_op（操作码） ；6）OPA（64位浮点数） ；7）OPB总线（64位浮点数） ；•输出信号是；（1）输出（64位浮点输出）；（2）准备好了（输出准备好）；3）底流 ；•4）溢出；5）精确 ；6）例外及；•7）无效和；•每个操作都需要以下数量的时钟周期来完成；•1、另外：20个时钟周期；•2、减法：21个时钟周期；•3、乘法：24个时钟周期；•4、71个时钟周期；这比一些浮点单元长，但支持非规格化数需要几个逻辑层次和较长的潜伏期。

具有16个校验位的RS编码器，在FPGA上实现。(With 16 RS encoder, the parity bit in the FPGA.)

USB设备接口的驱动程序，采用verilogHDL语言编写，并包含相关说明资料(USB device driver interface, using verilogHDL language, and contains descriptive information)

流水灯在Verilog语言下的分模块设计。分别是时钟脉冲+计数器+LED控制

//功能描述 //这是一个spiflash的控制程序 //写选择和读选择一样时为空操作 //写选择为1并且读选择为0时使用写模式，写模式下有数据命令的选择 //写选择为0并且读选择为1时使用读模式 //命令和数据的输入都是使用data_in //地址的输入是使用addr //目前能使用的只有写入8位的命令（通过data_in），写入数据（通过addr和data_in），读出8位数据（addr和data_out） //使用时不用检测忙位，模块会自动进行检测 //当完成读或者写时信号spifl_over会出现上升沿 //DO、Dio、cs、spi_clk_out对应spiflash的端口

通信系统中数据的传输以帧为单位，在FPGA中帧头检测是通信系统中的一部分，该程序实现了FPGA中帧头的检测。(Transmission of data in a communication system in units of frames, the frame header is detected in the FPGA part of the communication system, the realization of the frame header is detected in the FPGA.)

基于Verilog Hdl语言实现的USB2.0通信模块。