登录
首页 » Verilog » 进行选择加法器

进行选择加法器

于 2022-03-04 发布 文件大小:143.91 kB
0 154
下载积分: 2 下载次数: 1

代码说明:

选择进位加法器是用最快的加法器中的一个。这里是进行选择加法器,添加了两个 8 位数字和一个扛在得到 9 位总和的代码。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • Example-3-1
    说明:  经过验证的经典实例,完全正确的。适合于入门新手的实例,仅供交流使用。(fpga exampe)
    2009-08-17 22:07:13下载
    积分:1
  • clock18div
    Clock Divider, divfactor of 18
    2015-03-24 18:04:49下载
    积分:1
  • 12864hanzixianshi
    基于FPGA 的12864液晶显示汉字,用verilog编写的。(12864 liquid crystal display Chinese characters based on FPGA, written in verilog.)
    2021-04-27 15:48:44下载
    积分:1
  • reed_solom
    REEDSOLOMON source code
    2010-04-30 17:44:52下载
    积分:1
  • 4点基2按时间抽取的FFT处理器设计
    基于Verilog HDL的4点流水线式FFT处理器设计。采用按时间抽取的基2编写。
    2022-12-06 02:15:04下载
    积分:1
  • 基于FPGA的ramtest
    资源描述基于FPGA v5的ram制作以及测试啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊。。。
    2022-10-22 06:00:06下载
    积分:1
  • Compteur_VHDL
    VHDL code of a counter Code VHDL d un compteur
    2016-07-09 21:00:59下载
    积分:1
  • FPGA读写SDRAM的实例
    FPGA对SDRAM进行读写测试程序,亲测有效无误。(FPGA reads and writes test programs for SDRAM.)
    2017-09-18 14:51:53下载
    积分:1
  • Exercise4
    说明:  AES TSAPI Retrieve Event in Non-blocking Mode
    2019-05-07 20:04:58下载
    积分:1
  • 简易报文识别器
    里面有状态机的应用,比如在HEAD那个状态,统计5个0x55d5数,那么 如何知道现在希望是55还是d5呢? 假设head_flag信号,若head_flag=0,希望是55;若是head_flag=1,希望是d5。 4. 初值:0;加
    2022-02-04 11:09:55下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载