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GAMMA 校正

于 2022-03-04 发布 文件大小:933.16 kB
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代码说明:

基于Altera DE2 实现图像的GAMMA校正, 图像通过DE2 pannel存入sram中,对sram 中的图像像素进行gamma 校正后存回sram中,最终处理效果可通过将DE2连接至CRT屏幕,通过DE2 pannel将图像显示在CRT 屏幕上

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  • jiaotongdeng
    基于CPLD的交通灯控制,完成交通灯的功能,校错能力(CPLD-based control of traffic lights, traffic lights to complete the function, the school was wrong capacity)
    2010-10-08 23:12:11下载
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  • verilog_按键检测例程
    在电子产品中我们会经常用到按键,比如电脑的键盘,手机的按键等等,按键就是人机交互的一种工具。在 AX309 开发板上有四个用户按键供用户使用和体验,用户可以使用 FPGA程序来检测与按键对应的 I/O 口的电平高低来判断按键是否按下或松开。  本实验内容将介绍按键的检测及按键的防抖的程序设计,通过点亮/点灭开发板上相应的LED 灯来指示按键的动作。  按键1按一下-------------LED1 反转; 按键 2 按一下-------------LED2 反转; 按键 3 按一下-------------LED3 反转; 按键 4 按一下-------------LED4 反转;
    2022-04-09 13:49:42下载
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  • 第六部分 锁相环PLL例程
    PLL,即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率,相位的时钟信号。所以,一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中,时钟系统的FPGA高速的设计极其重要,一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。 本实验将通过使用PLL, 输出一个方波到开发板上的SMA接口来给大家演示在ISE软件里使用PLL的方法。
    2022-12-02 02:20:03下载
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  • P4 (3)
    支持{addu、subu、lui、ori、jal、jr、lw、sw、nop}指令集的单周期CPU,verilog硬件描述语言实现(Support {addu, subu, lui, ori, jal, jr, lw, sw, nop} instruction set of one-cycle CPU, Verilog hardware description language implementation)
    2018-12-02 17:22:40下载
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  • Labview-Data-acquisition-card-
    基于labview的数据采集系统,包括示波器和函数信号发生器,可以实现简单数据采集.(Labview-based data acquisition system, including oscilloscopes and function signal generator, can achieve a simple data acquisition.)
    2014-01-15 21:26:04下载
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  • 1553B-BC-TEST
    1553B总线BC端的编程例子,做通了对于一个RT的测试。对于其他的RT测试和程序的例子原理相同。(The BC end of the 1553B bus programming examples)
    2020-12-06 21:29:21下载
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  • The_Ten_Commands_of_Excellent_Design
    介绍了FPGA设计的十大准则,对初学者很有用,对于工作多年的同志,也会有整理总结的好处(Describes the FPGA design of the top ten criteria are useful for beginners, for many years comrades, there will be finishing the benefits of the summary)
    2009-09-26 16:44:29下载
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  • bt656
    生成bt656数据格式,针对视频adv7127芯片(Generate bt656 data format,)
    2017-08-30 18:12:58下载
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  • ise
    xilinx的时序约束实验,通过阅读本文档,你可以用全局时序约束来轻松提高已有的项目的系统时钟频率,同时你还可以用映射后静态时序报告以及布局布线后静态时序报告来分析你的设计性能(Xilinx timing constraints of the experiment, by reading this document, you can use the overall timing constraints to easily enhance existing projects the system clock frequency, at the same time you can also use static timing report after mapping, as well as after placement and routing static timing analysis report to you design performance)
    2007-09-20 14:30:52下载
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  • rs(7,3)verilog编码
    实现方法大同小异,这个亲测仿真无误,内含有全部quartursII文件
    2022-02-15 21:08:59下载
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