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FIFO_design

于 2022-03-03 发布 文件大小:219.27 kB
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代码说明:

FIFO 是首字母缩略词为第一次中,第一次出来,这是与相关的方式组织和操纵的抽象 相对于时间和优先顺序的数据。此表达式描述队列处理技术的原则或 为相互冲突的需求提供服务的订购过程的第一次来,先到先得 (FCFS) 行为: 哪里人 他们到达的顺序离开队列或等轮到在交通控制信号。 FCFS 也是 FIFO 操作系统调度算法,使每个进程的 CPU 的行话术语 他们来的顺序的时间。在更广泛的意义上,后进先出法或最后一次在第一次出的抽象是相反的 FIFO 组织的抽象。区别也许是最清晰的考虑不太常用的同义词 后进先出等 FILO (指最后一出)。本质上,两者都是一个更广义的列表的具体案件 (其中 可以访问任何位置)。区别在于不在列表中 (数据),但在访问内容的规则。其中一个 子类型将添加到一端,并从其他起飞,它的对面花和只在一端上放的东西。[] 1 从队列中移除的项特设办法的俚语变异铸造或被作为 OFFO,站立 为上-火先出。优先队列是一个变体的队列的名称 FIFO,没有资格

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  • VHDLFIR
    1 由matlab计算FIR数字滤波器的滤波系数; 2 用VHDL语言设计逻辑电路,再通过QUARTUS II 软件,将各个模块的电路封装成期间,在顶层设计中通过连线,完成整个系统。 (matlab VHDL QUARTUS )
    2016-05-15 12:49:30下载
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  • zuoye2
    主要编写了一组二进制数据通过根升余弦滤波器后的波形,但并没有使用ISE内部的FIR滤波器内核,该程序相当于编写了一个根升余弦滤波器。(Mainly prepared a set of binary data through the root raised cosine filter waveform after, but did not use the ISE internal FIR filter kernel, the program is equivalent to the preparation of a root raised cosine filter.)
    2013-09-18 15:24:13下载
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  • A_PUF_Design
    基于fpga的物理不可克隆函数(PUF)模块的实现(A PUF Design for Secure FPGA-Based Embedded Systems)
    2014-06-28 15:37:44下载
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  • The_entire_FPGA_design_flow_Modelsim_Synplify
    详细的说明了FPGA设计的整个流程 FPGA设计全流程Modelsim>>Synplify.Pro>>ISE(Detailed description of the FPGA design flow of the entire FPGA design flow full Modelsim> > Synplify.Pro> > ISE)
    2009-04-06 10:12:48下载
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  • RS_Encode_Decode
    RS(255,223)编解码算法。verilogHDL代码实现,在XILINX的芯片上得到验证。不包含任何IP核,方便移植到任何FPGA芯片。(RS (255223) encoding and decoding algorithm. VerilogHDL code to achieve, in the XILINX chip to be verified. Does not contain any IP core, easy to transplant to any FPGA chip.)
    2016-01-21 12:07:34下载
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  • Cordic实现Sin Cos, Verilog
    verilog语言实现的cordic算法,计算sin cos三角函数
    2023-06-11 16:25:04下载
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  • SHIN12-HJCS
    每次开机都将次数加1 并存储到EEPROM。这样就能直观的看到机器的使用次数 用P1口 LED做为显示,次数大于256是将溢出,按复位模拟开机 或者直接通过开关开机(Each boot will add a number of times and stored to the EEPROM. So you can visually see the frequency of use of the machine as with P1 port LED display, the number is greater than 256 will overflow, analog power or press the reset switch power directly through)
    2013-06-13 21:03:46下载
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  • MP3
    MP3解码的ASIC全部过程,包换含c和vhdl代码,样例。(MP3 decoding ASIC whole process, shifting with c and vhdl code, sample.)
    2021-01-02 22:48:57下载
    积分:1
  • Altera公司提供的千兆网程序
    该源代码下载之Altera官网,使用于Altera公司提供的3C120板子,但是里面的千兆以太网的程序还是可以借鉴的。它使用了Altera公司提供的Triple-Speed-Ethernet的IP核构建了Qsys系统,然后在nios2中编写程序。
    2022-03-02 21:24:15下载
    积分:1
  • callback
    This is code of UVM CALLBACK function.
    2020-06-24 15:40:02下载
    积分:1
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