小绿人请加油

这是基于Quartus2 开发环境和verilog hdl语言写的38译码器(This is based development environment and Quartus2 verilog hdl language used to write decoder 38)

说明：  Verilog数字系统设计教程(第二版) 夏宇闻(Verilog Digital System Design Course (2nd Edition) Xia Yuwen)

4位密码锁，可设置密码，三次密码错误后，锁死，密码错误报警，密码错误红灯亮，密码正确绿灯亮，基于FPGA实现，Cyclone II  EP2C35F672C6 仅供参考

十字路口红绿灯控制，十字路口红绿灯控制，十字路口红绿灯控制，十字路口红绿灯控制，十字路口红绿灯控制，十字路口红绿灯控制

LDPC码不同码率对比，1/2与1/3码率对比。码长512.迭代次数50次。(Comparison of different rate of the LDPC code, 1/2 compared with the 1/3 code rate. 512 yards long. 50 times the number of iterations.)

本章将介绍从新建一个项目， 以及到最后下载到FPGA的全过程，让初次接触FPGA的朋友，如何使用FPGA进行一个简易项目的开发，有个直面的感性认识，只有通过学习本章的内容，您才算是FPGA开发入门了。在投简历的时候才可以夸张的说熟练掌握FPGA的开发啦(^_^)。 在例程中，我们要做的是流水灯实验，顾名思义就是要LED像流水一样的点亮，这样说吧，就是先单独点亮第一个，然后点亮第二个，然后……。不解释这么多了， 大家还是看实验结果吧！

黑金的adda模块资料，质量不错，做电路板的可以作为参考(Black gold ADDA module data)

Matlab agc ʵ

一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为：异步清零输入端口rst，输入时钟clk，置数判断输入端口load，移位类型判断输入端口m，数据输入端口data[7:0]，输出端口q[7:0]。序列检测器电路端口为：异步清零输入端口rst，输入时钟clk，串行数据输入端口d，输出标志端口s。(A eight bit shift register / 01011010 sequence detector with set, reset, left shift, and right shift function. Shift register circuit port is: Asynchronous Clear input port rst, input clock CLK, set the number to determine the input port load, shift type to determine the input port m, data input port data[7:0], output port q[7:0]. The sequence detector circuit port is: Asynchronous Clear input port rst, input clock CLK, serial data input port D, output flag port s.)

DDS基本原理，详细讲述了DDS基本原理及设计技巧(DDS Basic principle)