登录
首页 » Verilog » 加密算法的 VLSI 实现

加密算法的 VLSI 实现

于 2022-05-17 发布 文件大小:3.35 kB
0 155
下载积分: 2 下载次数: 1

代码说明:

你好,每一个 这是实现的 RC4 加密算法,开发基于从互联网采取的想法 它是非常易于使用: 的步骤: 1:首先,发出复位 (rst) 步: 2:将密码字节--加载到的 password_input 端口。密码的长度是 KEY_SIZE 一步: 3:执行密钥扩展的问题 768 时钟 一步: 4:该模块丢弃根据 RFC 4345 流的第一次弱字节 1536年时钟稍候。 一步: 5:现在,您应该开始接收通过输出总线,一个字节的伪随机流每个时钟。Output_ready 信号信号在输出 K.当存在一个有效的字节时 加密: 通过互联网通信需要对传输数据的每一位应该是很高安全加密虽然因此转移 RC4 来玩。这种算法瀑布流密码,可在其中一点一点地执行加密的类别下。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 主从 J-K 触发器
    这给了主从模式的 JK 触发器,可以用来排除竞争周围条件。欢迎大家下载、试用。谢谢大家的支持!
    2023-04-30 23:10:03下载
    积分:1
  • FPGA 的数字闹钟
    这个项目旨在在 FPGA 上实现数字闹钟的功能。尽快 FPGA 打开时,时钟就开始了。可以使用 FPGA 板上提供 dip 开关设置报警。通过相应的 dip 开关指示灯表明了这一点。计数器保持工作,一旦报警消除,像声音放大通过扬声器蜂鸣器。 该项目是充分的。享受它吧 !
    2022-03-10 12:26:41下载
    积分:1
  • 24x24-booth
    可用的24位x24位的booth乘法器的verilog代码(24X24 booth muplily)
    2011-06-09 17:59:26下载
    积分:1
  • VESA Timing
    VESA CVT视频参数计算器,输入分辨率和刷新率即可得到需要参数。(VGA Timing Calculator)
    2020-12-23 14:29:07下载
    积分:1
  • Spartan6_GTP_PCIe_xfest_2009_v1_0
    采用Xilinx公司的Spartan6 FPGA设计PCI Express的详细参考资料(Xilinx' s PCI Express, Spartan6 FPGA design, detailed reference information)
    2012-08-30 10:01:33下载
    积分:1
  • 8b10b
    8b10b编解码,用于光通信和千兆以太网,verilog编写,已验证(8b10b codec for optical communications and Gigabit Ethernet, verilog prepared Verified)
    2021-01-27 09:48:41下载
    积分:1
  • DDS
    说明:  使用Verilog,以Quartus II 为平台,编写了一个DDS信号发生器程序。(Using Verilog and Quartus II as the platform, realizing the DDS signal generator program .)
    2020-11-26 17:12:26下载
    积分:1
  • SDRAM
    verilog编写的SDRAM实验,有串口调试助手和相关资料!!!!!!!!!!!!!!!!!!!!!(Verilog prepared by the SDRAM experiment, a serial debugging assistant and related information!!!!!!!!!!!!!!!!!!!!!)
    2014-09-13 11:24:46下载
    积分:1
  • fifo
    一个FIFO产生程序,主要是一个格雷码的加法器(A FIFO generation process, is primarily a gray code adder)
    2011-08-28 10:39:31下载
    积分:1
  • 系统的 Verilog 设计与验证示例
    ALU 设计和验证平台的但在平台与监控、 检查器、 音序器、 驱动程序和接口
    2022-02-28 15:33:36下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载