显示FPGA板上的几个LED灯

verilog编码器、计数器、加法器的程序(Verilog encoder, counter, adder procedures)

DE2_70_D5M_LTM主要是在DE2—70开发平台上的一个视频采集和LTM显示的历程，该平台可以作为图像处理和图像算法的硬件系统，还可以对系统进行改进和扩展，作为视频监控系统等

通过verilog编写AD9280的测试程序，将AD9280采集的数据存储到sdram中，然后读取sdram中的数据，发送到串口进行保存。

AD7991_7995_7999转换器说明(4-Channel, 12-/10-/8-Bit ADC with I2C-Compatible Interface in 8-Lead SOT-23)

zedboard原理图详细，PCB板焊接方便，每个接口表明清楚。(Zedboard schematic in detail, PCB board welding is convenient, each interface that clearly.)

ISE Design Suite Software Manuals and Help - PDF Collection,ISE 软件手册以及帮助。(ISE Design Suite Software Manuals and Help- PDF Collection, ISE software manuals as well as help.)

通过PC串口调试助手向MINI板发数据（HEX），在数码管显示接收到的数据，并回传给PC(The debugging assistant sends data (HEX) to MINI board through PC serial port, displays the received data in the digital tube and sends it back to PC)

先入先出 (FIFO) 内存结构广泛用于缓冲处理块之间的数据传输。高性能、 高复杂度数字系统越来越多地被要求不同的模块之间传输数据，甚至不相关的时钟频率。双时钟 FIFO 是一个更复杂的函数，可提供高速数据缓冲对于异步时钟域应用程序。建议的设计利用了一种有效的内存数组结构，并可以运行在应用程序中存在多个时钟周期的延迟时间的地方。它还包括一个可配置的同步电路，同步异步信号 FIFO 内。

通信中加扰/解扰算法。FPGA源代码，verilogHDL语言实现，包含测试程序。(Perturbation/perturbation algorithm. FPGA source code, verilogHDL language implementation, including test procedures.)

制作16位流水灯，实现LED模块对于拨杆0和1的识别(Making 16-bit pipeline lamp to realize the recognition of dial rod 0 and 1 by LED module)