抢答器的VHDL语言设计 他的基本功能是，在四组参赛的情况下，首先抢答的发出抢答信号，此时其它抢答电路失去控制作用，在优先抢答的要在固定时间进行答题，否则直接扣一分

实现dsp与fpga的emif的verilog异步实现，可实现异步读写以及相应功能模块控制，文件中包含仿真后的波形图形以及仿真测试程序，运行环境quartus ii11.0，仿真环境mmodelsim se 6.5d(Achieve dsp and fpga verilog asynchronous implementation of the emif, enabling asynchronous reading and writing as well as the corresponding function module control, the document contains graphics, and after the simulation waveform simulation testing procedures, operating environment quartus ii11.0, simulation environment mmodelsim se 6.5d)

本例是一个6层电梯的控制系统,VHDL原程序,状态机,控制器-This case is a 6-storey elevator control system, VHDL original procedures, state machine, controller

说明：  Xilinx vivado 权威教程，清华大学出版社出版，何宾编著。(Xilinx vivado authoritative course, published by Tsinghua University Press, edited by He Bin.)

Xilinx FPGA 时序约束资料，原厂出品，经典不需要理由(Xilinx FPGA timing constraint information, original, classic no reason)

ddr3使用教学(DDR3 using teaching)

应用背景流水灯实验，FPGA基础   设计流程   程序下载   流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载关键技术VHDL   基本语法   设计思想   FPGA基础实例   VHDL   基本语法   设计思想   FPGA基础实例VHDL   基本语法   设计思想   FPGA基础实例VHDL   基本语法   设计思想   FPGA基础实例VHDL   基本语法   设计思想   FPGA基础实例VHDL   基本语法   设计思想   FPGA基础实例

nseval - Object evaluation, includes control method execution.

设计题目：基于MATLAB的FFT算法的设计 设计内容： 所设计的FFT算法应完成以下功能： （1）在MATLAB环境下编写FFT算法（不调用系统现有函数）； （2）实现对选定图片进行FFT计算、还原（IFFT计算），并与系统FFT函数做对比，进行分析； （3）设计GUI界面。 (Design topics: content based on the the MATLAB FFT algorithm design design: the design of the FFT algorithm should perform the following functions: (1) the FFT algorithm written in MATLAB environment (do not call existing function of the system) (2) to achieve the selected picture for FFT calculation, restore (IFFT calculation) system FFT function analysis (3) design GUI interface.)

说明：  用FPGA实现8点fft，整个代码使用verilog编写，主要运用了加法器和乘法器，简单易懂(8-point FFT with FPGA, The whole code is written by Verilog, mainly using adder and multiplier, which is easy to understand)

基于DDS的信号发生器设计。DDS,FPGA,Verilog。(Design of signal generator based on DDS.DDS,FPGA,Verilog.)