VHDL，verilog串并转换源程序 Xilinx公司参考资料

8 bit cpu vhdl design code not tested

Two-Dimensional Rank Order Filter Author: Gabor Szedo

用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写(verilog ise divider)

adc0809 转换，verilog代码(adc0809 conversion, verilog code)

very good code for edge detection based on vhdl programming.

数字频率计 FPGA 用verilog语言编写-Digital Cymometer verilog language used FPGA

本源码是用Verilog编写的12位移位相加乘法器的设计源码，开发软件为MAX+PLUS，已经测试通过。(The Verilog source code is written in the sum of 12-bit shift multiplier design source code, developing software for the MAX+ PLUS, has been tested.)

增强型8051的VHDL源代码，两个周期执行一条指令，仿真工具为Modelsim，开发板为Altera的EP1C20开发板-enhanced 8051 VHDL source code, the implementation of a two-cycle instruction, simulation tools for Modelsim, development board for the Altera EP1C20 development board

本文提出了降低动态功耗有限 Imppulse 跃 (FIR) 数字滤波器的方法这些方法包括低功耗串行乘法器和串行加法器、 移位/添加的乘数，折叠组合展位乘数线性相位结构的改造和应用对 fir 滤波器，以减少功率引致此干扰的消耗也是减少。最小的功率，实现是在基于 8taps 和 8bits 的投入在 100 MHZ 转变/添加乘数 fir 滤波器的功率为 110mw 和 8bits 系数。拟议的 FIR 滤波器，合成了采用 Xilinx ISE 斯巴达 3E FPGA 和权力分析了使用 Xilinx XPower 分析器。

用verilog实现了一个数字秒表的设计-verilog achieved using a digital stopwatch Design