登录
首页 » Verilog » verilog写sober边缘检测

verilog写sober边缘检测

于 2022-02-27 发布 文件大小:3.65 kB
0 100
下载积分: 2 下载次数: 1

代码说明:

之前看到很多人用fpga写边缘检测,都是调用了fpga的ip,这里我把这写ip都用verilog写出来,用asic实现sober边缘检测。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • FPCA_彩灯控制器
    基于fpga的彩灯控制器。利用verilog硬件描述语言,掌握状态机的基本原理,利用状态转换,实现26个(8个绿灯,18个红灯)LED灯显示8种不同的闪烁花型,主要包括 绿灯全亮,红灯左移 绿灯左移,红灯全亮 绿灯左移,红灯左移 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报
    2022-03-21 07:50:42下载
    积分:1
  • xapp224_data_recovery_design-file
    XAPP224 VHDL Data Recovery design file
    2021-03-30 17:49:09下载
    积分:1
  • writereadflash
    这个是用VHDL实现FPGA对FLASH的读写。(This is achieved using VHDL FLASH FPGA to read and write.)
    2013-07-14 22:06:38下载
    积分:1
  • game
    反应速度测试小游戏,最小外设cpld游戏,带设计说明书(Reaction speed test games, the minimum peripheral cpld game, with design specifications)
    2010-05-14 18:42:57下载
    积分:1
  • Timing1111_Symcronization
    使用Verilog编写的时间同步模块,解决位同步问题,ISE12.2下编译通过(Time synchronization module written in Verilog, bit synchronization issues under ISE12.2 compiled by)
    2021-05-07 14:28:36下载
    积分:1
  • uart(可综合)
    说明:  【实例简介】用Verilog实现uart串口协议,波特率可选9600、19200、38400、115200。8位数据为,1位校验位,1位停止位。 【实例截图】 【核心代码】核心代码包括TX,RX,Baud,FIFO([example introduction] UART serial port protocol is implemented with Verilog, and the baud rate can be 9600, 19200, 38400, 115200. 8-bit data, 1 bit check bit, 1 stop bit. [example screenshot] [core code] the core code includes TX, Rx, baud and FIFO)
    2020-12-08 16:00:16下载
    积分:1
  • lab5
    串口控制器,基于vivado软件下开发,包含代码及管脚分配文件(Serial port controller)
    2017-12-07 16:40:56下载
    积分:1
  • FPGA 全数字化实现信号发生器
    FPGA 全数字化实现信号发生器,产生正弦、三角、方波;幅值频率可调
    2022-04-06 14:39:16下载
    积分:1
  • 发送卡
    led 发送卡代码(led send card verilog)
    2021-04-06 11:19:02下载
    积分:1
  • ahb_verilog_design
    代码为ahb interface ,用verilog编写的,包括仿真和综合。(Code for the interface AHB, written in Verilog, including simulation and synthesis.)
    2020-12-21 14:49:07下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载