登录
首页 » Verilog » verilog写sober边缘检测

verilog写sober边缘检测

于 2022-02-27 发布 文件大小:3.65 kB
0 105
下载积分: 2 下载次数: 1

代码说明:

之前看到很多人用fpga写边缘检测,都是调用了fpga的ip,这里我把这写ip都用verilog写出来,用asic实现sober边缘检测。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • uaf42
    使用uaf42设计的有源滤波器,高通滤波器的设计参数记录(Using uaf42 design active filters, high-pass filter design parameters recorded)
    2012-09-09 21:49:49下载
    积分:1
  • float_mult32x32.v
    verilog 语言写的FPGA内部实现硬件浮点乘法器的源码,两个时钟周期完成一次浮点乘法运算(The FPGA language written in Verilog implements the source of the hardware floating point multiplier, and completes the floating point multiplication operation in two clock cycles.)
    2018-07-19 17:33:42下载
    积分:1
  • 小灯测试代码
    使用Verilog语言编写小灯测试代码,能实现流水灯的功能,代码简单易懂,很适合初学者学习和验证。
    2022-02-28 22:00:42下载
    积分:1
  • matlab2DPSK
    蒙特卡洛仿真图 这个程序对2psk信号进行仿真 前提是把信号能量归一化了 (This programme intend to realize the simulation of 2DPSK through MonteCarlo experiment. intends )
    2013-05-04 13:18:00下载
    积分:1
  • 8b10b
    ALERA fpga 8B10B转换源码,用于实现8B转10B,10B转8B功能。(ALTERA fpga 8B10B conversion source, used to achieve 8B to 10B, 10B to 8B function)
    2020-09-13 02:07:59下载
    积分:1
  • ADC CS5368驱动
    这是ADC CS5368的verilog hdl驱动代码。可以驱动多个ADC CS5368,省去了底层ADC的驱动
    2022-03-26 05:27:21下载
    积分:1
  • FPGA
    数字钟的VHDL语言程序,包含了好几个模块,是毕业设计的优秀程序,值得下载!(VHDL language program of digital clock, contains several modules, is an excellent program, graduation design is worth to download!)
    2015-08-31 21:07:44下载
    积分:1
  • AD9764
    一个AD9764的基于FPGA的驱动,希望对有需要的朋友有所帮助(An AD9764 FPGA-based drive, we want to help a friend in need)
    2013-09-05 01:48:57下载
    积分:1
  • clk_generator
    时钟分频代码,PWM产生 RTL 源代码。(clock divider,PWM generator RTL Source Code)
    2013-08-18 09:29:42下载
    积分:1
  • ZEDBOARD
    ZEDBOARD的管脚分配图和约束文件,包括PCB图和xdc文件(Pin assignment of ZEDBOARD)
    2021-03-23 21:19:15下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载