用VHDL的玛摩尼的ASIC设计

vhdl code for alu and detemines the basic components of alu unit in cpu system

实施软件定义无线电的关键第一步是向与数字到模拟控制器接口。好花费的时间是在这工作，因为驾驶 DAC 的信号的时间必须是正确的设备才能正常工作。Spartan3e 培训师局是有 LTC2624 DAC 连接到通过 SPI 总线 FPGA。用于进行通信的 DAC 的信号是 SPI_MOSI、 DAC_CS、 SPI_SCK、 DAC_CLR。下表中描述的接口信号。

乒乓RAM静态随机存储器的控制，用于解决数据流连续存储问题。(Ping pong RAM static random access control, to solve the problem of continuous data flow storage.)

基于 CPU 的精确计时器，时钟频率越高，计时越准(Based on the exact CPU timer, the higher clock frequency, the more time-quasi-)

出租车自动计费系统的verilog程序代码(Taxi automated billing system verilog code)

基于VHDL语言的并串转换程序，有四位的并行输出转换为串行输出-Based on the VHDL language and string conversion process, there are four parallel output is converted to serial output

我的学习经验，一种自适应分频及分频方法的实现，很好用的哦-my learning experience, an adaptive frequency-frequency method and the realization of the good, oh

verilog产生高斯白噪声，gwn_en信号产生使能，gdata是幅度服从高斯分布，功率谱密度为定值的高斯白噪声序列，共10位（现实中只能够做到带限，跟dac输出带宽有关，我的系统只能做到300kHz）(verilog Gaussian white noise, gwn_en signal enabled, gdata amplitude Gaussian distribution, power spectral density of white Gaussian noise sequence value, a total of 10 (in reality can only be band-limited, with dac output bandwidth related, My system can do 300kHz))

该资料为基于FPGA 的NAND flash控制器研究，语言为VHDL，代码已通过仿真验证

说明：  【实例简介】用Verilog实现uart串口协议，波特率可选9600、19200、38400、115200。8位数据为，1位校验位，1位停止位。 【实例截图】 【核心代码】核心代码包括TX，RX，Baud，FIFO([example introduction] UART serial port protocol is implemented with Verilog, and the baud rate can be 9600, 19200, 38400, 115200. 8-bit data, 1 bit check bit, 1 stop bit. [example screenshot] [core code] the core code includes TX, Rx, baud and FIFO)