SP3E平台ARM7

8 x 8 华莱士树乘法器的设计。 乘数接受两个 8 位输入 （x 和 y） 和 16 位 multiplication(product) 的结果。 设计就是要为速度优化.： 我们被要求设计一个 8 × 8华莱士主要由半加法器和全加器的树型乘法器。所以，首先我们设计半加法器和全加法器。 我们需要 8 一半的设计加法器和 48 全加法器即总 56 加法器。因此，我们实例化半加器和全加器的计算每个部分的产品。参数优化的是速度。

里面含有vhdl和verilog 版本,很好用!dct变换用得很多啊!(Which contains a VHDL and Verilog versions of very good use! Dct transform with a lot ah!)

VHDL Coding style guide

代码用两种方法设计了一个基于多相滤波的内插器，低通滤波器采用128阶凯撒窗，内插倍数32，并且给定信号范围，验证了内插器的正确性，画出了内插前后信号的频谱。(The code design the interpolator based on polyphase filter using two methods.The low pass filter is 128 order Caesar window and interpolation multiple is 32.I give the range of the signal to verify the interpolator and plot the spectrum of the signal before and after the interpolator. )

说明：  rgmii代码编写，实现rgmii接口功能，可进行参考设计(The rgmii code is written to realize the function of rgmii interface, which can be used for reference design)

morris mano basic vhdl code in ise

多频信号通过低通滤波器，使用Verilog语言进行设计，多频信号是正弦信号。

FPGA实验_HDB3编码器设计(包含5个模块)(FPGA design experiments _HDB3 encoder (including 5 modules))

文件包含

本代码是一个基于FPGA的串口通信程序设计，程序采用Verilog语言编写，工程中已经加入了仿真模型，并设置了仿真，如果你的电脑也安装了modelsim-altera，就可以直接点击RTL仿真，就能出仿真结果了。程序的主要功能实串口测试，当FPGA芯片收到上位机发送的数据时将数据再发回到上位机，在串口助手上进行显示。