基于fpga的三相spwm波的Verilog硬件实现

说明：  在zedboard上运行的神经网络架构，方便移植。(Run lenet-5 on zedboard)

完成交通灯的所有功能，已经通过验证。希望大家多多指教。(Completion of all the features of traffic lights, have been authenticated. Hope the exhibitions.)

快速傅立叶变换及反变换  快速傅立叶变换及反变换的verilog代码，altera官网提供，也可以从http://www.altera.com.cn/网址查找。做数字信号处理的同学可以看看。

管道 CPU 与 5 阶段： 如果、 ID EX MEM，WB。每个模块都有一台试验。它包含一个整个的 ISE 项目。您可以直接运行它。ROM 模块已预先存储指令作为一个实例。

说明：  AMBA2.0标准的AHB2APb桥，代码通过验证(AMBA2.0 standard AHB2APb Bridge, through the verification code)

自编同步串口收发，单端信号可实现板内，配合422或LVDS板间传输效果不错内附pingpang缓存接受的例程，帮助快速构建代码，FIFO请根据器件生成或自编

Simulation and Synthesis Techniques for Asynchronous FIFO Design

Float Point Add, Multiply, and Divide arithmetic. You can change and modify the add block and reuse it in FPGA or ASIC chip. The running clock is dependent of the technology you used in the ASIC. 

原创verilog_16bit_risc_cpu，带相关PPT和testbench尚未进行冲突处理，代码还比较简单，方便新人学习，毕竟处理冲突后代码将会复杂很多。 继续关注我吧！ 等我做好优化和冲突处理后，还会放出来，现在已经想好思路了，就差通宵敲代码和调试了。 给我动力，我就可以翱翔蓝天！

基于图像处理的中值滤波VHDL源码,能够实现对图像的滤波(Based on the median filter VHDL source image processing, image filtering can be achieved)