JTAG design verilog code.

XAPP224 VHDL Data Recovery design file

编译实现循环码的产生，用FOR循环分别对其中的码元进行设置。-Implementation cycle of the compiler generated code, respectively, using FOR Cycle one of the key element of the set.

FPGA的驱动并行接口的DAC程序，效率较高。(FPGA-driven parallel interface of the DAC process more efficient.)

应用背景转换后的8´8块现在由64个DCT系数。第一个系数F（0,0）是直流分量和其他63个系数交流元件。直流分量F（0,0）是基本和64像素输入8´8像素块乘以缩放因子（1 / 4）C（0）C（0）= 1 / 8如图3为（美国，五）。和公司；及；及；及；及；及；及；及；及；压缩过程中的量化的变换系数。每一个64个DCT系数进行均匀量化。64量化步长对64个DCT系数量化参数形成一个8´8量化矩阵。每个在量化矩阵中的元素是1和255之间的整数。每个DCT系数F（u，v）除以相应的量化步长参数q（u，v）在量化矩阵，并将其为最近的整数：关键技术量化过程在JPEG图像压缩的关键作用。它是消除在原始图像中出现的高频率的过程。我们这样做，是因为这样的事实，眼睛是更敏感的低空间频率比更高的频率。这是通过除以值在高具有较大值的向量（更高频率的振幅）的索引比的值除以较低的频率的幅度。的在量化表中更大的值是由这个引入的更大的错误有损过程，视觉质量越小。和公司；及；与；与；与；与；与；与；与；与；与；事实是，在大多数图像中的颜色变化缓慢从一个像素到另一个。所以，大多数图像将有少量的高细节，少量的高空间频率，并拥有大量的图像信息中包含的低空间频率。

实现二项混合式步进电机的驱动，和步进电机的细分程序。(The driving of binomial hybrid stepper motor and the subdivision program of stepper motor are realized.)

CPLD LATTICE1032测试模式代码-CPLD LATTICE1032 test model code

基于VHDL的testbench编写攻略(VHDL based on the preparation of testbench Raiders)

一个用VerilogHDL语言编写的模6的二进制计数器-a Verilog HDL language used in the preparation of the six-binary counter

NIOS II IDE 编程， LCD测试程序，仅供参考。-NIOS II programming IDE, LCD testing procedures, for information purposes only.

数字频率计(试验报告)适合初学者参考-Digtal Frequency Test(experiment report) suit Raw recruit reference