用VHDL语言写的，音乐演奏程序，范例歌曲为“青花瓷”片段。...

利用verilog语言实现了SHA-1机密算法，具体算法与加密芯片ds28e01一致。(Using Verilog to achieve the SHA-1 secret algorithm, the specific algorithm is consistent with the encryption chip ds28e01.)

应用背景流水灯实验，FPGA基础   设计流程   程序下载   流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载流水灯实验，FPGA基础   设计流程   程序下载关键技术VHDL   基本语法   设计思想   FPGA基础实例   VHDL   基本语法   设计思想   FPGA基础实例VHDL   基本语法   设计思想   FPGA基础实例VHDL   基本语法   设计思想   FPGA基础实例VHDL   基本语法   设计思想   FPGA基础实例VHDL   基本语法   设计思想   FPGA基础实例

说明：  配置GTH ip的例子工程，选用7 series 芯片的GTH 113quad的四个通道，在程序中每个链路利用自己的恢复时钟进行数据解码，所以四个通道可以各自独立运行；成功工作在2.54Gb/s的链路状态，长时间（>24小时）的测试，误码率一直为0.(The GTH ip example project is configured with four channels of the GTH 113quad of the 7 series chip. Each link in the program uses its own recovery clock for data decoding, so the four channels can operate independently; the successful operation is at 2.54Gb/ The link state of s, long time (>24 hours) test, the bit error rate has been 0.)

页面置换算法中的三种算法相关程序代码 FIFO LUR OPT-yemianzhihuansuanfa

verilog学习资料。附带简单的源代码列子，可以直接使用和仿真。(verilog learning materials. Source code with a simple Lie Zi, and simulation can be used directly.)

是codic算法实现atan的C程序，包括定点和浮点程序，已经通过验证。(Atan is codic algorithm of C procedures, including fixed-point and floating-point procedures, has been validated.)

Matlab to hdl code for Least_square testbench

上海交大关于基于FPGA的DSCDMA的实现的毕业设计(Shanghai Jiaotong University based the FPGA DSCDMA, achieve graduation design)

说明：  BT656 时序, 逐行, 分辨率1280*960@25Hz(BT656 time series, row by row, resolution 1280*960@25Hz)

高速FIFO，verilog设计。速度高达130Mhz-High-speed FIFO, verilog design. Speed up to 130MHz