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用FPGA实现CRC算法,只用一个脉冲就能实现,比传统的移位算法大大节约时间...
用FPGA实现CRC算法,只用一个脉冲就能实现,比传统的移位算法大大节约时间-Using FPGA to achieve CRC algorithm, only one pulse will be able to realize, than the traditional algorithm greatly saving time shift
- 2022-07-14 15:39:31下载
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ov7620的CPLD采集程序,VHDL语言
ov7620的CPLD采集程序,VHDL语言-ov7620 CPLD acquisition procedures, VHDL
- 2022-10-29 18:00:04下载
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音频信号分析仪的FPGA源码
音频信号先经过由运放和电阻组成的50Ohm阻抗匹配电路以满足输入阻抗50 Ohm的系统要求,这样方便信号功率的计算。为了保证所处理的信号被不失真的采样,信号还要通过截止频率为10Khz的抗混叠低通滤波器。最后为了AD能正确的采样,信号还要通过信号抬高电路。
经过12位A/D转换芯片MAX144转换后的数字信号经由基于FPGA的NIOSII处理器进行FFT变换和处理,分析各个频率点的功率值,并将这些值显示在LCD上。
该源代码就是fft变换的源代码
- 2023-07-28 02:35:05下载
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FREEDEV数字应用开发板上的I2C总线IP核的verilog描述
FREEDEV数字应用开发板上的I2C总线IP核的verilog描述-FREEDEV digital application development board I2C bus IP core verilog description of
- 2022-03-28 16:58:18下载
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Idddc_30mF
中频70M,30M带宽LFM信号,采样率为102.4M,,数字下变频后,还进行了三倍抽取,最后还得到I,Q两路信号
(IF 70M, 30M bandwidth LFM signal, the sampling rate 102.4M, under digital variable frequency after also carried out three times extracted, and finally also received the I and Q signals)
- 2012-07-25 23:56:30下载
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用verilog实现了一个数字秒表的设计
用verilog实现了一个数字秒表的设计-verilog achieved using a digital stopwatch Design
- 2022-08-03 10:15:12下载
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BCH3
BCH3.c,提供m<21以下的所有码长的BCH编解码模块。以供大家参考。谢谢(BCH encoder&decoder GF(2^m) m<21)
- 2021-01-26 11:58:36下载
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A VEILOG HDL procedures, can be applied directly,
一个VEILOG HDL程序,可以直接应用,-A VEILOG HDL procedures, can be applied directly,
- 2023-02-01 17:30:03下载
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ADC0832TLC5615
开关电源中用单片机产生可调电压控制PWM波程序,ADC0832读取输出电压(Single-chip switching power supply using adjustable voltage control PWM wave generation process, ADC0832 read the output voltage)
- 2011-09-16 23:37:27下载
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乘法器功能 直接实现两个数字信号的相乘~
乘法器功能 直接实现两个数字信号的相乘~-Multiplier features two digital signal direct implementation of the multiplication ~
- 2022-01-24 16:28:37下载
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