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分频及姓名输出
对 50 MH z时钟 资源 进行分频, 输出128 KHz时钟信号,将姓名 的 ASCII 码存在数组 中, 并 128 KH z输出每时钟分频原理如下:分频因子为194H,计数器从0计数,clk上升沿有效,当计数器累加到194H时,此时已经完成了clk128周期的一半,此时使clk128翻转,之后分频因子清零,1/2个周期结束,计数器重新开始计数直到下一次翻转。
- 2023-04-13 10:35:03下载
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基于verilog的AMI协议编码,modelsim仿真
基于verilog的AMI协议编码,
已用modelsim验证。
- 2022-08-15 20:57:37下载
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H.264解码Verilog
写得好的H.264/AVC基线解码器IP核。也包含testbench文件。 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报
- 2022-03-10 14:51:05下载
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Verilog编写的出租车计价程序
设计一个出租车计价器,共有三个输入,分别是启动开关、计时脉冲(25MHz)、行程脉冲(每 100 米 1 个脉冲)。 输出显示为付费金额。工作原理如下:
当启动开关闭合后,显示起车费 5 元。当行程小于 5 公里时,按照 5 元显示付费。 当超过 5 公里后, 开始按照行程增加应付车费,每公里按照 1 元计费,要求每 500 米增加 0.5 元进行加法累计,并显示应付车费总额。当出现停车等待时,按照每 2 分钟折合 1 公里计费, 要求每分钟增加 0.5 元进行加法累计,并显示应付车费总额。
- 2022-09-15 13:05:04下载
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vmm_log
vmm log 验证平台,采用vmm搭建 (vmm log verification platform, built by vmm)
- 2011-04-30 20:02:06下载
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vote7
说明: 自己设计的一个其人投票系统,对于VHDL初学者可以参考下(One of their own design their human voting system, for VHDL beginners can refer to the following)
- 2009-08-30 09:25:04下载
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xapp1026
XILINX中LWIP协议例子应用指南,有实际例子(Examples of applications in LWIP agreement XILINX Guide, a practical example)
- 2020-10-13 22:07:32下载
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RC6-block-cipher-using-VHDL
VHDL implementation of RC6 encryption algorithm
Test file represent applying all zero input and all zero key
note that result is correct but bytes positions are swapped
- 2020-12-01 22:09:26下载
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N-bits-by-M-bits
这是一个verilog代码实现的常用乘法器。设计的是通用N比特乘M比特的二进制乘法器(This is a common multiplier verilog code. Design of a generic N bits by M bits of the binary multiplier)
- 2013-10-05 19:44:52下载
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fft_ex1
基于verilog的FFT设计,使用vivado作为开发平台(Verilog based on the FFT design, the use of vivado as a development platform)
- 2021-02-24 23:39:39下载
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